JPH02294103A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発振回路に係り、特ＫＦＭステレオ復調用集積
回路における位相同期ループ（ＰＬＬ）の電圧制御発振
器（ＶＣＯ）に用いられ、セラミック共振子等の共振子
を用いた１端子型の発振回路に関する。

〔従来の技術〕

第２囚に、従来の１端子型発振回路（日経エレクトロニ
クス−１９８４年１月３０日号ｐ．１５６紀載）を示す
。第２図Ｋおいて、セラミック共伽子Ｘを利用した１端
子型の発振回路３０が用いられている。

ここで、バイアス回路３ｌは発振回路３０に動作バイア
スを与える為の回路であって、抵抗４９，トランジスタ
３２乃至３９からなる。

また、リアクタ／ス回路４０は、発振回路３０の発振周
波数を微ｙ４整する為の回路である。そして、発振回路
３０は、共振子Ｘの並列共振周波数（例えば４５６ＫＨ
，）で発振するものであり、差動対をなすトランジスタ
４１．４２と、定′４流源用のトランジスタ４３と、カ
レントミラー型負荷をなすトランジスタ４４．４５と、
２個のダイオールド４６．４７と、１個の帰還コンデン
サ４８とからなる。ここで、セラミック共振子Ｘは、Ｌ
Ｃ発振回路のＬＣ並列素子のようなバイパス効果はなく
、発振の為に必要な正帰還は、帰還コンデンサ４８によ
り行なわれる。

〔発明が解決しようとする課題〕

第２図におけるセラミック発振子Ｘを用いた発振回路３
０で、安定な発振動作を持続させる為には、発振回路３
０の増幅用トランジスタ４１．４２が発振停止状態で、
アクティブに動作していなければならない。これを、実
現させる為には、次の■．■が考えられる。

■　増幅用トランジスタ４１．４２に直流帰還をかけな
いで、トランジスタ４１　．４２用の各バイアス回路を
全く対称ＫＩＩＪ成する方法。

■　増幅用トランジスタ４１．４２のアクティブ動作を
保つように直流負帰還回路を設ける方法。

前紀■の方法は、第２図のバイアス回路３１で採用され
ているが、集積回路内の各素子の製造ばらつきが存在す
るので、安定な動作条件を得るのは困難である。即ち、
第２図においては、バイアス回路３１におけるバイアス
電流供給用のトランジスタ３６．３７の各電流が等しく
、かつ発振回路３０における増幅用、定電流用のトラン
ジスタ４１．４２．４３の電流増幅率　ＦＥが同一であ
ることが安定な発振を持続する為の条件である。

しかし、製造ばらつきに対して、前記条件を維持する為
には、歩留りの低下につながるという欠点がある。

本発明の目的は、前記欠点が解決され、安定な発振が容
易に得られるようＫした発振回路を提供することにある
。

〔課題を解決するための手段〕

本発明の発振回路の購成は、第１．第２のトランジスタ
をエミッタ共通接続した差動増幅器を設け、前記第２の
トランジスタに負帰還回路を付加し、前記第１のトラン
ジスタに容量を介して高インピーダンス・バイアス回路
を付加し、前記第２のトランジスタの一極に振動子を負
荷したことを特徴とする。

〔実施例〕

次に図面を参照しながら本発明を説明する。

第１図は本発明の一実施例の発振回路を示す回路図であ
る。

第１図において、本実施例の発振回路は、第１極（ζこ
ではｎｐｎ型）の第１のトランジスタ９と第２のトラン
ジスタ１０のエミッタが共通接続され、第１の定電流源
ｌ２を介して、第１の電源に接続され、前記第１のトラ
ンジスタ９のコレクタＫ第１極性の第３のトランジスタ
１４のエミッタが接続され、第３のトランジスタ１４の
コレクタは、第２極性（ζこではｐｎｐ型）の第４のト
ランジスタ７のベースとコレクタとＫ接続され、さらｋ
第２極性の第５のトランジスタ８０ベースに接続され、
前記第４のトランジスタ７、第５のトランジスタ８のエ
ミッタは、第２の電源Ｋ接続され、前記第２のトランジ
スタのコレクタ１０は、前記第５のトランジスタ８の；
レクタと、第１極性の第６のトランジスタ１６のベース
Ｋ接続され、第６のトランジスタ１６のコレクタは、第
２の電源に接続され、第６のトランジスタ１６のエミッ
タは、第１極性の第７のトランジスタ１７０ベースとコ
レクタに接続され第７のトランジスタ１７のエミッタは
、第２ｉ性の第８のトランジスタ１８のエミッタに接続
され、第８のトランジスタ１８のベースと；レクタは共
通接続され、第２の定電流源１９を介して第１の電源に
接続され、さらに第８のトランジスタ１８のペースとコ
レクタは、第１の抵抗を介して、前記第２のトランジス
タ１００ベースに接続され、さらに第２のトランジスタ
１０のベースは第１の容量を介して、第１の電源に接続
され、前記第１のトランジスタ９０ベースと前記第２の
トランジスタ１０のコレクタとの間に第２の容量が接続
され、第１のトランジスタ９０ペースはさらに第２極性
の第９のトランジスタ１５のベースに接続され、第９の
トランジスタｌ５のコレクタは、第１の電源Ｋ接続され
、第９のトランジスタ１５のエミッタは第・２極性の第
１０のトランジスタ１３の；レクタに接続し、第１０の
トランジスタ１３０ベースは、前記第３のトランジスタ
１４のベースに接続され、第１０のトランジスタ１３の
エミッタは第２の電源に接続され、第１０のトランジス
タｌ３のコレクタＫ第２の抵抗を介して第３の電源５が
接続されており、前記第２のトランジスタ１０のコレク
タを出力端子とする。

ここで、トランジスタ９及び１０，定電流源１２，カレ
ントミラー負荷回路であるトランジスタ７及び８により
差動増幅器を構成し、さらに谷ｉｌｌ　ＩＫより正帰還
されており、トランジスタ１６．１７及び１８，定電流
源１９，抵抗２０．容量２１で構成されている直流負帰
還回路１により、直流負帰還をされている。さらに、ト
ランジスタ１３．１４及び１５．抵抗４，定電圧源５に
よって構成される高インピーダンスバイアス回路２によ
り、８ｔｌｌを介してトランジスタ９に正帰還されてい
る。さらに、トランジスタ１０のコレクタ端子からトラ
ンジスタ１００ベース端子への負帰還は、直流負帰還回
路１のエミッタフォロアを通して行なわれている。これ
らＫよって、トランジスタ１０のコレクタ端子の出力イ
ンピーダンスが高く保たれており、ここに接続されてい
るセラミック共蛋子Ｘｆ）Ｑが低下しない。また、トラ
ンジスタ１００ベースにバイアス用容ｆ２１が設けられ
ているので、交流分（発振周波数成分）が殆んどバイパ
スされて、直流成分のみが負帰還されることになる。

そして、リアクタンス回路３に流れる電流が零の場合、
差動対トランジスタ９及び１０は、バランス状態で安定
に動作し、トランジスタ９及び１００ベース電流は等し
く、トランジスタ１５のベース●エミッタ間電圧ＶｔＶ
と、トランジスタ１８のＶａｔは等しくなる為、発振回
路の出力端子６は、電源５よりトランジスタ１７、及び
トランジスタ１６のＶｔＶ分だけ高い安定な電位に固定
されることになり、電源５の電位Ｋより、出力端子６の
基準電位を容易に設定できる。

また、リアクタ／ス回路３にオフセット電流がある場合
、例えばオフセット電流によりトランジスタ１０のコレ
クタ端子の出力直流電圧が下がり、直流負帰還回路ＩＶ
ｃよって帰還されるトランジスタ１０のベース電位も下
がり、トランジスタ９のコレクタ電流が増加し、カレン
トミラー負荷回路であるトランジスタ７及びトランジス
タ８のｔ流が増加する。その結果、差動対トランジスタ
９及び１０のコレクタ電流の差が、前記オフセット電流
に等しい伏態で安定になる。

換言すれば、オフセット電流が定電流源１２のＩＩｌ流
より大きくならない限り、差動対トランジスタ９及び１
０はアクティブに動作し、安定な発振を接続することが
できる。

〔発明の効果〕

以上説明したように、本発明κよれば、直流負帰還回路
を設けることによって、回路素子のバラツキに対しても
安定な直流動作電圧が得られるので、安定な発振動作が
可能となるという効果がある。

ス● 路、 ６． ド。

バイアス回路、３．４０・・・・・・リアクタンス回４
　．２０　．４９・・・・・・抵抗、５・・・・・・直
流電圧源、５０・・・・・・出力端子、７〜１０．１３
〜８．へ３９．４１−４５・・・・・・トランジスタ、
１１．・・・・・・帰還容量、１２．１９・・・・・・
定電流源、・・・・・・バイパス容量、４６．４７・・
・・・・ダイオー代理人　弁理士　　　内　原　　　晋

【図面の簡単な説明】

第１図は本発明の一実施例の発振回路を示す回路図、第
２図は従来の１端子型発振回路を示す回路図である。

Claims (1)

【特許請求の範囲】
1. 第１、第２のトランジスタをエミッタ共通接続した差動
   増幅器を設け、前記第２のトランジスタに負帰還回路を
   付加し、前記第１のトランジスタに、容量を介して高イ
   ンピーダンス・バイアス回路を付加し、前記第２のトラ
   ンジスタの一極に振動子を負荷したことを特徴とする発
   振回路。