JPH0611088B2 - １端子型発振回路 - Google Patents
１端子型発振回路Info
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- JPH0611088B2 JPH0611088B2 JP59172737A JP17273784A JPH0611088B2 JP H0611088 B2 JPH0611088 B2 JP H0611088B2 JP 59172737 A JP59172737 A JP 59172737A JP 17273784 A JP17273784 A JP 17273784A JP H0611088 B2 JPH0611088 B2 JP H0611088B2
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Links
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- 239000003990 capacitor Substances 0.000 description 9
- 230000003321 amplification Effects 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、たとえばＦＭステレオ復調用集積回路におけ
る位相同期ループ（PLL）の電圧制御発振器（VOC）に用
いられる発振回路に係り、特にセラミック共振子等の共
振子を用いた１端子型の発振回路に関する。
る位相同期ループ（PLL）の電圧制御発振器（VOC）に用
いられる発振回路に係り、特にセラミック共振子等の共
振子を用いた１端子型の発振回路に関する。
第２図に従来のＬＣ発振回路の一例を示しており、Ｑ１
およびＱ２は互いのエミッタが共通接続されて定電流源
Ｉに接続された差動対をなすNPN形の第１、第２のトラ
ンジスタであり、第１のトランジスタＱ１のベースおよ
び第２のトランジスタＱ２のコレクタはＶｃｃ電源に接
続され、第１のトランジスタＱ１のコレクタおよび第２
のトランジスタＱ２のベースは共通接続されたのちＬＣ
並列素子を介してＶｃｃ電源に接続されている。
およびＱ２は互いのエミッタが共通接続されて定電流源
Ｉに接続された差動対をなすNPN形の第１、第２のトラ
ンジスタであり、第１のトランジスタＱ１のベースおよ
び第２のトランジスタＱ２のコレクタはＶｃｃ電源に接
続され、第１のトランジスタＱ１のコレクタおよび第２
のトランジスタＱ２のベースは共通接続されたのちＬＣ
並列素子を介してＶｃｃ電源に接続されている。
上記ＬＣ発振回路において、発振していない場合の直流
バイアスは、トランジスタＱ２のベースには直接にＶ
ｃｃ電圧が加えられており、トランジスタＱ１のベース
にはインダクタＬを通じてＶｃｃ電圧が加えられている
ので、上記トランジスタＱ１，Ｑ２は常にアクティブ状
態で動作している。そして、トランジスタＱ２のコレク
タ出力がトランジスタＱ１のベースに正帰還されている
ので、ＬＣ共振素子の同調周波数で発振する。
バイアスは、トランジスタＱ２のベースには直接にＶ
ｃｃ電圧が加えられており、トランジスタＱ１のベース
にはインダクタＬを通じてＶｃｃ電圧が加えられている
ので、上記トランジスタＱ１，Ｑ２は常にアクティブ状
態で動作している。そして、トランジスタＱ２のコレク
タ出力がトランジスタＱ１のベースに正帰還されている
ので、ＬＣ共振素子の同調周波数で発振する。
一方、ＦＭステレオ復調用集積回路においては、たとえ
ば日経エレクトロニクス１９８４年１月３０日号P.１５
６に示されているように第３図の如きセラミック共振子
Ｘを利用した１端子型の発振回路３０が用いられてい
る。ここで、３１は上記発振回路３０に動作バイアスを
与えるためのバイアス回路であって、トランジスタ３２
〜３９からなる。また、４０は上記発振回路３０の発振
周波数を微調整するためのリアクタンス回路である。そ
して、発振回路３０は共端子Ｘの並列共振周波数（たと
えば４５６kHz）で発振するものであって、差動対をな
すトランジス４１，４２と、定電流源用のトランジスタ
４３と、カレントミラー型負荷をなすトランジスタ４
４，４５と、２個のダイオー４６，４７と、１個の帰還
コンデンサ４８とからなる。ここで、セラミック共振子
ＸはＬＣ並列素子のような直流バイパス効果はなく、発
振のために必要な正帰還は帰還コンデンサ４８により行
なわれる。
ば日経エレクトロニクス１９８４年１月３０日号P.１５
６に示されているように第３図の如きセラミック共振子
Ｘを利用した１端子型の発振回路３０が用いられてい
る。ここで、３１は上記発振回路３０に動作バイアスを
与えるためのバイアス回路であって、トランジスタ３２
〜３９からなる。また、４０は上記発振回路３０の発振
周波数を微調整するためのリアクタンス回路である。そ
して、発振回路３０は共端子Ｘの並列共振周波数（たと
えば４５６kHz）で発振するものであって、差動対をな
すトランジス４１，４２と、定電流源用のトランジスタ
４３と、カレントミラー型負荷をなすトランジスタ４
４，４５と、２個のダイオー４６，４７と、１個の帰還
コンデンサ４８とからなる。ここで、セラミック共振子
ＸはＬＣ並列素子のような直流バイパス効果はなく、発
振のために必要な正帰還は帰還コンデンサ４８により行
なわれる。
ところで、セラミック発振素子Ｘを用いた発振回路３０
で安定な発振動作を持続させるためには、発振回路３０
の増幅用トランジスタ４１，４２が発振停止状態でアク
ティブに動作していなければならない。これを実現する
ために、(イ)増幅用トランジスタ４１，４２に直流負帰
還をかけないで上記トランジスタ４１，４２用の各バイ
アス回路を全く対称に構成する方法と、(ロ)増幅用トラ
ンジスタ４１，４２のアクティブ動作を保つように直流
負帰還回路を設ける方法とが考えられる。上記(イ)の方
法は第３図のバイアス回路３１で採用されているが、集
積回路内の各素子の製造ばらつきが存在するので安定な
動作条件を得るのは困難である。即ち、第３図において
は、バイアス回路３１におけるバイアス電流供給用のト
ラジスタ３６，３７の各電流が等しく、かつ発振回路３
０における増幅用、定電流用のトランジスタ４１，４
２，４３のｈFEが同一であることが安定な発振を持続す
るための条件であるが、製造ばらつきに対して上記条件
を維持するためには歩留りの低下につながる。また、前
記(ロ)の方法は、直流負帰還を行なう経路の交流分（発
振周波数成分）を接地端へバイパスさせるために通常は
大きな容量が必要となり、この大容量を集積回路内に形
成することは困難であった。
で安定な発振動作を持続させるためには、発振回路３０
の増幅用トランジスタ４１，４２が発振停止状態でアク
ティブに動作していなければならない。これを実現する
ために、(イ)増幅用トランジスタ４１，４２に直流負帰
還をかけないで上記トランジスタ４１，４２用の各バイ
アス回路を全く対称に構成する方法と、(ロ)増幅用トラ
ンジスタ４１，４２のアクティブ動作を保つように直流
負帰還回路を設ける方法とが考えられる。上記(イ)の方
法は第３図のバイアス回路３１で採用されているが、集
積回路内の各素子の製造ばらつきが存在するので安定な
動作条件を得るのは困難である。即ち、第３図において
は、バイアス回路３１におけるバイアス電流供給用のト
ラジスタ３６，３７の各電流が等しく、かつ発振回路３
０における増幅用、定電流用のトランジスタ４１，４
２，４３のｈFEが同一であることが安定な発振を持続す
るための条件であるが、製造ばらつきに対して上記条件
を維持するためには歩留りの低下につながる。また、前
記(ロ)の方法は、直流負帰還を行なう経路の交流分（発
振周波数成分）を接地端へバイパスさせるために通常は
大きな容量が必要となり、この大容量を集積回路内に形
成することは困難であった。
本発明は上記の事情に鑑みてなされたもので、発振動作
安定化のための直流負帰還経路から発振周波数をバイパ
スさせるための容量を集積回路内部で容易に形成可能な
程度に小さくすることができ、集積回路内の素子の製造
ばらつきに対しても安定な直流動作電圧が得られる１端
子型発振回路を提供するものである。
安定化のための直流負帰還経路から発振周波数をバイパ
スさせるための容量を集積回路内部で容易に形成可能な
程度に小さくすることができ、集積回路内の素子の製造
ばらつきに対しても安定な直流動作電圧が得られる１端
子型発振回路を提供するものである。
即ち、本発明の１端子型発振回路は、差動増幅用の第
１，第２のトランジスタのうち、共振子の接続される第
２のトランジスタのコレクタからベースに直流負帰還を
かけると共にその負帰還点が高インピーダンスの直流負
帰還回路を設け、上記第２のトランジスタのコレクタと
第１のトランジスタのベースとの間に正帰還用の容量を
接続し、この第１のトラジスタのベースに高抵抗の素子
を介して直流バイアスを与えるバイアス回路を設けてな
ることを特徴とするものである。
１，第２のトランジスタのうち、共振子の接続される第
２のトランジスタのコレクタからベースに直流負帰還を
かけると共にその負帰還点が高インピーダンスの直流負
帰還回路を設け、上記第２のトランジスタのコレクタと
第１のトランジスタのベースとの間に正帰還用の容量を
接続し、この第１のトラジスタのベースに高抵抗の素子
を介して直流バイアスを与えるバイアス回路を設けてな
ることを特徴とするものである。
したがって、回路素子の製造上のばらつきに対しても直
流負帰還回路の作用により発振動作が安定化され、しか
も負帰還点インピーダンスが高いので、交流分バイパス
用の容量を集積回路内部で容易に形成可能な程度に小さ
くすることが可能になる。
流負帰還回路の作用により発振動作が安定化され、しか
も負帰還点インピーダンスが高いので、交流分バイパス
用の容量を集積回路内部で容易に形成可能な程度に小さ
くすることが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１は集積回路であってその端子群のう
ちの１個の端子２と接地端との間に共振子、たとえばセ
ラミック共振子Ｘが接続されている。上記集積回路１内
には、発振回路３、バイアス回路４、リアクタンス回路
５が設けられている。上記発振回路３において、Ｑ１お
よびＱ２はエミッタ相互が接続された差動増幅用のNPN
形の第１，第２のトランジスタ、Ｉは上記差動対トラン
ジスタＱ１，Ｑ２のエミッタ接続点と接地端との間に接
続された定電流源である。PNP形の第３，第４のトラン
ジスタＱ３，Ｑ４は、ベース相互が接続され、各エミッ
タが抵抗Ｒ１，Ｒ２を介してＶcc電源に接続され、各コ
レクタが前記差動対トランジスタＱ１，Ｑ２の各コレク
タに接続されており、第３のトランジスタＱ３のベース
・コレクタ相互が接続されている。即ち、上記第３，第
４のトランジスタＱ３，Ｑ４、抵抗Ｒ１，Ｒ２は前記差
動対トランジスタＱ１，Ｑ２のカレントミラー型負荷回
路を形成している。Ｃ１は上記差動対トランジスタ
Ｑ１，Ｑ２のうちの一方のトランジスタＱ１のコレクタ
と他方のトランジスタＱ２のベースとの間に接続された
正帰還用の容量である。６は上記トランジスタＱ１のコ
レクタからベースに対して直流的な負帰還をかけるため
の直流負帰還回路であり、コレクタがＶcc電源に接続さ
れたNPN形の第５のトランジスタＱ５のベースが前記ト
ランジスタＱ２のコレクタに接続され、この第５のトラ
ンジスタＱ５のエミッタに抵抗Ｒ３を介してPNP形の第
６のトランジスタＱ６のエミッタが接続され、この第６
のトランジスタＱ６のコレクタが抵抗Ｒ４を介して接地
され、この第６のトランジスタＱ６のベースが前記トラ
ンジスタＱ２のベースに接地されると共にバイパス用の
容量Ｃ２を介して接地されており、上記第６のトランジ
スタＱ６のコレクタから発振出力が取り出される。
ちの１個の端子２と接地端との間に共振子、たとえばセ
ラミック共振子Ｘが接続されている。上記集積回路１内
には、発振回路３、バイアス回路４、リアクタンス回路
５が設けられている。上記発振回路３において、Ｑ１お
よびＱ２はエミッタ相互が接続された差動増幅用のNPN
形の第１，第２のトランジスタ、Ｉは上記差動対トラン
ジスタＱ１，Ｑ２のエミッタ接続点と接地端との間に接
続された定電流源である。PNP形の第３，第４のトラン
ジスタＱ３，Ｑ４は、ベース相互が接続され、各エミッ
タが抵抗Ｒ１，Ｒ２を介してＶcc電源に接続され、各コ
レクタが前記差動対トランジスタＱ１，Ｑ２の各コレク
タに接続されており、第３のトランジスタＱ３のベース
・コレクタ相互が接続されている。即ち、上記第３，第
４のトランジスタＱ３，Ｑ４、抵抗Ｒ１，Ｒ２は前記差
動対トランジスタＱ１，Ｑ２のカレントミラー型負荷回
路を形成している。Ｃ１は上記差動対トランジスタ
Ｑ１，Ｑ２のうちの一方のトランジスタＱ１のコレクタ
と他方のトランジスタＱ２のベースとの間に接続された
正帰還用の容量である。６は上記トランジスタＱ１のコ
レクタからベースに対して直流的な負帰還をかけるため
の直流負帰還回路であり、コレクタがＶcc電源に接続さ
れたNPN形の第５のトランジスタＱ５のベースが前記ト
ランジスタＱ２のコレクタに接続され、この第５のトラ
ンジスタＱ５のエミッタに抵抗Ｒ３を介してPNP形の第
６のトランジスタＱ６のエミッタが接続され、この第６
のトランジスタＱ６のコレクタが抵抗Ｒ４を介して接地
され、この第６のトランジスタＱ６のベースが前記トラ
ンジスタＱ２のベースに接地されると共にバイパス用の
容量Ｃ２を介して接地されており、上記第６のトランジ
スタＱ６のコレクタから発振出力が取り出される。
また、前記トランジスタＱ２のコレクタは、前記共振子
接続用の端子２に接続されると共にリアクタンス回路５
に接続されている。
接続用の端子２に接続されると共にリアクタンス回路５
に接続されている。
一方、バイアス回路４は、Ｖcc電源と接地端との間に２
個のダイオードＤ１，Ｄ２、抵抗Ｒ５およびPNP形の第
７のトランジスタＱ７のエミッタ・コレクタ間が接続さ
れてなり、この第７のトランジスタＱ７のベースが前記
発振回路３のトランジスタＱ１のベースに接続されてい
る。
個のダイオードＤ１，Ｄ２、抵抗Ｒ５およびPNP形の第
７のトランジスタＱ７のエミッタ・コレクタ間が接続さ
れてなり、この第７のトランジスタＱ７のベースが前記
発振回路３のトランジスタＱ１のベースに接続されてい
る。
次に、上記構成における動作を説明する。発振回路３に
おいて、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、抵抗Ｒ
１，Ｒ２、定電流源Ｉは差動増幅器を形成しており、ト
ランジスタＱ１のベースが入力端子、トランジスタＱ２
のコレクタが出力端子、トランジスタＱ２のベースが負
帰還端子になっている。上記トランジスタＱ１のベース
には、高インピーダンスであるバイアス回路４のトラン
ジスタＱ７のベース端子から直流バイアスが与えられて
いるので、容量Ｃ１による正帰還量が多くなり、発振し
易くなっている。前記トランジスタＱ２のコレクタ端子
からベース端子への負帰還は、負帰還回路６のエミッタ
フォロワ（トランジスタＱ５および抵抗Ｒ３）を通して
行なわれている。これによって、トランジスタＱ２のコ
レクタ端子の出力インピーダンスが高く保たれており、
ここに接続されているセラミック共振子ＸのＱが低下し
ないようになっている。また、発振出力はトランジスタ
Ｑ５、抵抗Ｒ３、トランジスタＱ６、抵抗Ｒ４の経路に
加わり、トランジスタＱ６のコレクタから取り出され
る。そして、上記トランジスタＱ６とベースと前記トラ
ンジスタＱ２のベースとの間にはバイパス用容量Ｃ２が
設けられているので、交流分（発振周波数成分）が殆ん
どバイパスされて直流成分のみが負帰還されることにな
る。この場合、負帰還回路６において交流利得を得るに
は負帰還点のインピーダンス（トランジスタＱ６のベー
ス側を見たインピーダンス）とのこの点におけるバイパ
ス容量の値を一定値以上にしなければならないが、上記
インピーダンスが高いのでバイパス用容量Ｃ２の値とし
て集積回路内部で容易に形成できる程度に小さく設定す
ることが可能である。
おいて、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、抵抗Ｒ
１，Ｒ２、定電流源Ｉは差動増幅器を形成しており、ト
ランジスタＱ１のベースが入力端子、トランジスタＱ２
のコレクタが出力端子、トランジスタＱ２のベースが負
帰還端子になっている。上記トランジスタＱ１のベース
には、高インピーダンスであるバイアス回路４のトラン
ジスタＱ７のベース端子から直流バイアスが与えられて
いるので、容量Ｃ１による正帰還量が多くなり、発振し
易くなっている。前記トランジスタＱ２のコレクタ端子
からベース端子への負帰還は、負帰還回路６のエミッタ
フォロワ（トランジスタＱ５および抵抗Ｒ３）を通して
行なわれている。これによって、トランジスタＱ２のコ
レクタ端子の出力インピーダンスが高く保たれており、
ここに接続されているセラミック共振子ＸのＱが低下し
ないようになっている。また、発振出力はトランジスタ
Ｑ５、抵抗Ｒ３、トランジスタＱ６、抵抗Ｒ４の経路に
加わり、トランジスタＱ６のコレクタから取り出され
る。そして、上記トランジスタＱ６とベースと前記トラ
ンジスタＱ２のベースとの間にはバイパス用容量Ｃ２が
設けられているので、交流分（発振周波数成分）が殆ん
どバイパスされて直流成分のみが負帰還されることにな
る。この場合、負帰還回路６において交流利得を得るに
は負帰還点のインピーダンス（トランジスタＱ６のベー
ス側を見たインピーダンス）とのこの点におけるバイパ
ス容量の値を一定値以上にしなければならないが、上記
インピーダンスが高いのでバイパス用容量Ｃ２の値とし
て集積回路内部で容易に形成できる程度に小さく設定す
ることが可能である。
そして、リアクタンス回路５に流れる電流が零の場合、
差動対トランジスタＱ１，Ｑ２はバランス状態で安定に
動作し、それぞれのベースに直流バイアスを供給してい
るトランジスタＱ７，Ｑ６に流れる電流は等しくなる。
この場合、上記トランジスタＱ７，Ｑ６のベース・エミ
ッタ間電圧ＶBEQ7，ＶBEQ6は等しく、それぞれのエミッ
タに接続されている抵抗Ｒ５，Ｒ３の電圧降下ＶR5，Ｖ
R3は等しく、さらにダイオードＤ２の順方向電圧降下Ｖ
FD2とトランジスタＱ５のベース・エミッタ間電圧Ｖ
BEQ5とは等しいので、トランジスタＱ２のコレクタ端子
の出力直流電圧はＶcc電位からダイオードＤ１の順方向
電圧降下ＶFD1分だけ低下した安定な電位に固定される
ことになる。
差動対トランジスタＱ１，Ｑ２はバランス状態で安定に
動作し、それぞれのベースに直流バイアスを供給してい
るトランジスタＱ７，Ｑ６に流れる電流は等しくなる。
この場合、上記トランジスタＱ７，Ｑ６のベース・エミ
ッタ間電圧ＶBEQ7，ＶBEQ6は等しく、それぞれのエミッ
タに接続されている抵抗Ｒ５，Ｒ３の電圧降下ＶR5，Ｖ
R3は等しく、さらにダイオードＤ２の順方向電圧降下Ｖ
FD2とトランジスタＱ５のベース・エミッタ間電圧Ｖ
BEQ5とは等しいので、トランジスタＱ２のコレクタ端子
の出力直流電圧はＶcc電位からダイオードＤ１の順方向
電圧降下ＶFD1分だけ低下した安定な電位に固定される
ことになる。
なお、リアクタンス回路５にオフセット電流がある場
合、たとえばオフセット電流がリアクタンス回路５に流
れ込む場合を考えると、オフセット電流によりトランジ
スタＱ２のコレクタ端子の出力直流電圧が下がり、これ
によって負帰還回路６のトランジスタＱ５、抵抗Ｒ３、
トランジスタＱ６の電流が低下する。したがって、上記
トランジスタＱ６のベース電流が少なくなり、トランジ
スタＱ２の電流も減少する。それに伴ない、トランジス
タＱ１の電流が増加し、カレントミラー負荷回路のトラ
ンジスタＱ３，Ｑ４の電流が増加する。その結果、差動
対トランジスタＱ１，Ｑ２の各電流ＩQ1，ＩQ2の差が前
記オフセット電流に等しい状態で安定になる。換言すれ
ば、オフセット電流が定電流源Ｉの電流より大きくなら
ない限り、差動対トランジスタＱ１，Ｑ２はアクティブ
に動作し、安定な発振を持続することができる。
合、たとえばオフセット電流がリアクタンス回路５に流
れ込む場合を考えると、オフセット電流によりトランジ
スタＱ２のコレクタ端子の出力直流電圧が下がり、これ
によって負帰還回路６のトランジスタＱ５、抵抗Ｒ３、
トランジスタＱ６の電流が低下する。したがって、上記
トランジスタＱ６のベース電流が少なくなり、トランジ
スタＱ２の電流も減少する。それに伴ない、トランジス
タＱ１の電流が増加し、カレントミラー負荷回路のトラ
ンジスタＱ３，Ｑ４の電流が増加する。その結果、差動
対トランジスタＱ１，Ｑ２の各電流ＩQ1，ＩQ2の差が前
記オフセット電流に等しい状態で安定になる。換言すれ
ば、オフセット電流が定電流源Ｉの電流より大きくなら
ない限り、差動対トランジスタＱ１，Ｑ２はアクティブ
に動作し、安定な発振を持続することができる。
なお、前記バイアス回路４においては、トランジスタＱ
７のベース電流が第１のトランジスタＱ１のベース電流
となるので、上記トランジスタＱ７の電流増幅率ｈFEQ7
を第１のトランジスタＱ１の電流増幅率ｈFEQ1より充分
小さな値に設定しておくことによって、抵抗Ｒ５の電圧
降下を小さくし、第１のトランジスタＱ１のベース電位
を十分な大きさに確保することができる。たとえばトラ
ンジスタＱ７（PNP形）をラテラル形とすればそのｈ
FEQ7は３０〜８０、第１のトランジスタＱ１（NPN形）
のｈFEQ1は７０〜３５０であり、上記ｈFEQ1によりバイ
アス回路４の出力インピーダンスは十分に高くなる。
７のベース電流が第１のトランジスタＱ１のベース電流
となるので、上記トランジスタＱ７の電流増幅率ｈFEQ7
を第１のトランジスタＱ１の電流増幅率ｈFEQ1より充分
小さな値に設定しておくことによって、抵抗Ｒ５の電圧
降下を小さくし、第１のトランジスタＱ１のベース電位
を十分な大きさに確保することができる。たとえばトラ
ンジスタＱ７（PNP形）をラテラル形とすればそのｈ
FEQ7は３０〜８０、第１のトランジスタＱ１（NPN形）
のｈFEQ1は７０〜３５０であり、上記ｈFEQ1によりバイ
アス回路４の出力インピーダンスは十分に高くなる。
なお、前記バイアス回路４は、上記実施例に限ることな
く、要は高抵抗の素子を介して差動対トランジスタの一
方Ｑ１のベースに直流バイアス電圧を与え得るものであ
ればよく、したがって高抵抗によりＶcc電圧を分圧して
バイアス出力とする分圧回路を用いてもよい。
く、要は高抵抗の素子を介して差動対トランジスタの一
方Ｑ１のベースに直流バイアス電圧を与え得るものであ
ればよく、したがって高抵抗によりＶcc電圧を分圧して
バイアス出力とする分圧回路を用いてもよい。
上述したように本発明の１端子型発振回路によれば、直
流負帰還回路を設けることによって回路素子のばらつき
に対しても安定な直流動作電圧が得られるので安定な発
振動作が可能になり、しかも直流負帰還点を高インピー
ダンスとしているので交流分バイパス用の容量の値を集
積回路内で容易に形成可能な程度に小さくすることがで
きる。
流負帰還回路を設けることによって回路素子のばらつき
に対しても安定な直流動作電圧が得られるので安定な発
振動作が可能になり、しかも直流負帰還点を高インピー
ダンスとしているので交流分バイパス用の容量の値を集
積回路内で容易に形成可能な程度に小さくすることがで
きる。
第１図は本発明の１端子型発振回路の一実施例を示す回
路図、第２図は従来のＬＣ発振回路の基本構成を示す回
路図、第３図は従来の１端子型発振回路を示す回路図で
ある。 １……集積回路、２……端子、３……発振回路、４……
バイアス回路、５……リアクタンス回路、６……直流負
帰還回路、Ｑ１〜Ｑ７……トランジスタ、Ｄ１，Ｄ２…
…ダイオード、Ｒ１〜Ｒ５……抵抗、Ｃ１，Ｃ２……容
量、Ｉ……定電流源、Ｘ……共振子。
路図、第２図は従来のＬＣ発振回路の基本構成を示す回
路図、第３図は従来の１端子型発振回路を示す回路図で
ある。 １……集積回路、２……端子、３……発振回路、４……
バイアス回路、５……リアクタンス回路、６……直流負
帰還回路、Ｑ１〜Ｑ７……トランジスタ、Ｄ１，Ｄ２…
…ダイオード、Ｒ１〜Ｒ５……抵抗、Ｃ１，Ｃ２……容
量、Ｉ……定電流源、Ｘ……共振子。
Claims (3)
- 【請求項１】互いのエミッタが相互に接続されて定電流
源に接続される差動対をなす第１極性型の第１のトラン
ジスタＱ１および第２のトランジスタＱ２と、 これらのトランジスタＱ１，Ｑ２の負荷回路と、上記第
２のトランジスタＱ２のコレクタと第１のトランジスタ
Ｑ１のベースとの間に接続される正帰還用の容量Ｃ
１と、 上記第１のトランジスタＱ１のベースに高抵抗の素子を
介して直流バイアス電圧を与えるバイアス回路４と、 前記第２のトランジスタＱ２ののコレクタからベースに
直流負帰還をかけるために設けられ、前記第２のトラン
ジスタＱ２のコレクタ出力が前記第１極性型のトランジ
スタＱ５のベースに導かれ、このトランジスタＱ５のエ
ミッタに抵抗Ｒ３を介して第１極性型とは逆の第２極性
型のトランジスタＱ６のエミッタを接続し、このトラン
ジスタＱ６のコレクタを接地し、このトランジスタＱ６
のベースを前記第２トランジスタＱ２のベースに接続す
ると共に、交流成分バイパス用の容量Ｃ２を介して接地
してなる直流負帰還回路６と、 上記第２のトランジスタＱ２のコレクタと接地端との間
に接続される共振子Ｘと を具備してなることを特徴とする１端子型発振回路。 - 【請求項２】前記バイアス回路４は、電源と接地端との
間に複数個のダイオード、抵抗、第２極性型のトランジ
スタが直列に接続され、このトランジスタのベースが前
記第１のトランジスタＱ１のベースに接続されてなるこ
とを特徴とする前記特許請求の範囲第１項に記載の１端
子型発振回路。 - 【請求項３】前記負荷回路は、第２極性型のトランジタ
を用いたカレントミラー型負荷回路であり、前記第２の
トランジスタＱ２のコレクタにリアクタンス回路が接続
されてなることを特徴とする前記特許請求の範囲第１項
記載の１端子型発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172737A JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172737A JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150406A JPS6150406A (ja) | 1986-03-12 |
| JPH0611088B2 true JPH0611088B2 (ja) | 1994-02-09 |
Family
ID=15947380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172737A Expired - Lifetime JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611088B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2602313B2 (ja) * | 1989-01-30 | 1997-04-23 | 日本電気アイシーマイコンシステム株式会社 | 発振回路 |
| JP2602327B2 (ja) * | 1989-05-08 | 1997-04-23 | 日本電気アイシーマイコンシステム株式会社 | 発振回路 |
-
1984
- 1984-08-20 JP JP59172737A patent/JPH0611088B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150406A (ja) | 1986-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |