JPS6150406A - １端子型発振回路 - Google Patents
１端子型発振回路Info
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- JPS6150406A JPS6150406A JP59172737A JP17273784A JPS6150406A JP S6150406 A JPS6150406 A JP S6150406A JP 59172737 A JP59172737 A JP 59172737A JP 17273784 A JP17273784 A JP 17273784A JP S6150406 A JPS6150406 A JP S6150406A
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- terminal
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- 230000010355 oscillation Effects 0.000 claims abstract description 44
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000007423 decrease Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえばＦＭステレオ復調用集積回路におけ
る位相同期ループ（ ＰＬＬ ）の電圧制御発振器（
ＶＣＯ ）に用いられる発振回路に係り、特にセラミッ
ク共振子等の共振子を用いた１端子型の発振回路に関す
る。
る位相同期ループ（ ＰＬＬ ）の電圧制御発振器（
ＶＣＯ ）に用いられる発振回路に係り、特にセラミッ
ク共振子等の共振子を用いた１端子型の発振回路に関す
る。
第２図に従来のＬＣ発振回路の一例を示しており、Ｑｌ
およびＱｌは互いのエミクタカ共通接続されて定電流源
Ｉに接続された差動対をなｆ ＮＰＮ 形の第１、第２
のトランジスタであり、第１のトランジスタＱｓのベー
スおよび第２のｒ ｝ラｙＪ，＜タＱ・の゜
′フタはゞ゜゜電源に接続され、第１のトランジスタＱ
１のコレクタおよび第２のトランジスタＱｚのベースは
共通接続されたのちＬＣ並列素子を介してＶｃｃ電源に
接続されている。
およびＱｌは互いのエミクタカ共通接続されて定電流源
Ｉに接続された差動対をなｆ ＮＰＮ 形の第１、第２
のトランジスタであり、第１のトランジスタＱｓのベー
スおよび第２のｒ ｝ラｙＪ，＜タＱ・の゜
′フタはゞ゜゜電源に接続され、第１のトランジスタＱ
１のコレクタおよび第２のトランジスタＱｚのベースは
共通接続されたのちＬＣ並列素子を介してＶｃｃ電源に
接続されている。
上記ＬＣ発振回路において、発振していない場合の直流
バイアスは、トランジスタＱ２のベースには直接にＶＣ
Ｃ電圧が加えられておシ、トランジスタＱ１のベースに
はインダクタＬを通じてＶＣＣ電圧が加えられているの
で、上記トランジスタＱ＋，Ｑ＊は常にアクティブ状態
で動作している。そして、トランジスタＱ２のコレクタ
出力がトランジスタＱ１のベースに正帰還されているの
で、ＬＣ共振素子の同調周波数で発振する。
バイアスは、トランジスタＱ２のベースには直接にＶＣ
Ｃ電圧が加えられておシ、トランジスタＱ１のベースに
はインダクタＬを通じてＶＣＣ電圧が加えられているの
で、上記トランジスタＱ＋，Ｑ＊は常にアクティブ状態
で動作している。そして、トランジスタＱ２のコレクタ
出力がトランジスタＱ１のベースに正帰還されているの
で、ＬＣ共振素子の同調周波数で発振する。
一方、ＦＭステレオ復調用集積回路においては、たとえ
ば日経エレクトロニクス１９８４年１月３０日号Ｐ．１
５ ６に示されているように第３図の如きセラミック
共振子Ｘを利用した１端子型の発振回路３０が用いられ
ている。ここで、３１は上記発振回路３０に動作バイア
スを与えるためのバイアス回路であって、トランジスタ
３２〜３９からなる。また、４０は上記発振回路３０の
発振周波数を微調整するためのりアクタンス回路である
。そして、発振回路３０は共振子Ｘの並列共振周波数（
たとえば４５６ｋＨｚ）で発振するものであって、差動
対をなすトランジスタ４１．４２と、定電流源用のトラ
ンジスタ４３と、カレントミラー屋負荷をなすトランジ
スタ４４．４５と、２個のダイオード４６。
ば日経エレクトロニクス１９８４年１月３０日号Ｐ．１
５ ６に示されているように第３図の如きセラミック
共振子Ｘを利用した１端子型の発振回路３０が用いられ
ている。ここで、３１は上記発振回路３０に動作バイア
スを与えるためのバイアス回路であって、トランジスタ
３２〜３９からなる。また、４０は上記発振回路３０の
発振周波数を微調整するためのりアクタンス回路である
。そして、発振回路３０は共振子Ｘの並列共振周波数（
たとえば４５６ｋＨｚ）で発振するものであって、差動
対をなすトランジスタ４１．４２と、定電流源用のトラ
ンジスタ４３と、カレントミラー屋負荷をなすトランジ
スタ４４．４５と、２個のダイオード４６。
４７と、１個の帰還コンデンサ４８とからなる。
ここで、セラミック共振子ＸはＬＣ並列素子のような直
流バイパス効果はなく、発振のために必要な正帰還は帰
還コンデンサ４８により行表われる。
流バイパス効果はなく、発振のために必要な正帰還は帰
還コンデンサ４８により行表われる。
ところで、セラミック発振子Ｘを用いた発振回路３０で
安定な発振動作を持続させるためには、発振回路３０の
増幅用トランジスタ４１。
安定な発振動作を持続させるためには、発振回路３０の
増幅用トランジスタ４１。
４２が発振停止状態でアクティブに動作していなければ
ならない。これを実現するために、（イ）増幅用トラン
ジスタ４１．４２に直流負帰還をかけないで上記トラン
ジスタ４１ 、４２用の各バイアス回路を全く対称に構
成する方法と、←）増幅用トランジスタ４１ 、４２の
アクティブ動作を保つように直流負帰還回路を設ける方
法とが考えられる。上記（イ）の方法は第３図のバイア
ス回路３１で採用されているが、集積回路内の各素子の
製造ばらつきが存在するので安定な動作条件を得るのは
困難である。即ち、第３図においては、バイアス回路３
ノにおけるバイアス電流供給用のトランジスタ３６．９
７の各電流が等しく、かつ発振回路３０における増幅用
、定電流用のトランジスタ４２，４２．４３のｈｒＥが
同一であることが安定な発振を持続するための条件であ
るが、製造ばらつきに対して上記条件を維持するためＫ
は歩留りの低下につながる。また、前記←）の方法は、
直流負帰還を行なう経路の交流会（発振周波数成分）を
接地端へバイパスさせるために通常は大きな容量が必要
となυ、この大容量を集積回路内に形成することは困難
であった。
ならない。これを実現するために、（イ）増幅用トラン
ジスタ４１．４２に直流負帰還をかけないで上記トラン
ジスタ４１ 、４２用の各バイアス回路を全く対称に構
成する方法と、←）増幅用トランジスタ４１ 、４２の
アクティブ動作を保つように直流負帰還回路を設ける方
法とが考えられる。上記（イ）の方法は第３図のバイア
ス回路３１で採用されているが、集積回路内の各素子の
製造ばらつきが存在するので安定な動作条件を得るのは
困難である。即ち、第３図においては、バイアス回路３
ノにおけるバイアス電流供給用のトランジスタ３６．９
７の各電流が等しく、かつ発振回路３０における増幅用
、定電流用のトランジスタ４２，４２．４３のｈｒＥが
同一であることが安定な発振を持続するための条件であ
るが、製造ばらつきに対して上記条件を維持するためＫ
は歩留りの低下につながる。また、前記←）の方法は、
直流負帰還を行なう経路の交流会（発振周波数成分）を
接地端へバイパスさせるために通常は大きな容量が必要
となυ、この大容量を集積回路内に形成することは困難
であった。
本発明は上記の事情に鑑みてなされたもので、発振動作
安定化のための直流負帰還経路から発振周波数をパイ・
母スさせるための容量を集積回路内部で容易に形成可能
な程度に小さくすることができ、集積回路内の素子の製
造ばらつきに対しても安定な直流動作電圧が得られる１
端子型発振回路を提供するものである。
安定化のための直流負帰還経路から発振周波数をパイ・
母スさせるための容量を集積回路内部で容易に形成可能
な程度に小さくすることができ、集積回路内の素子の製
造ばらつきに対しても安定な直流動作電圧が得られる１
端子型発振回路を提供するものである。
即ち、本発明の１端子型発振回路は、差動増幅用の第１
．第２のトランジスタのうち、共振子が接続される第２
のトランジスタのコレクタからベースに直流負帰還をか
けると共にその負帰還点が高インピーダンスの直流負帰
還回路を設ケ、上記第２のトランジスタのコレクタと第
１のトランジスタのベースとの間に正帰還用の容量を接
続し、この第１のトランジスタのベースに高抵抗の素子
を介して直流バイアスを与えるバイアス回路を設けてな
ることを特徴とするものである。
．第２のトランジスタのうち、共振子が接続される第２
のトランジスタのコレクタからベースに直流負帰還をか
けると共にその負帰還点が高インピーダンスの直流負帰
還回路を設ケ、上記第２のトランジスタのコレクタと第
１のトランジスタのベースとの間に正帰還用の容量を接
続し、この第１のトランジスタのベースに高抵抗の素子
を介して直流バイアスを与えるバイアス回路を設けてな
ることを特徴とするものである。
したがって、回路素子の製造上のばらつきに対しても直
流負帰還回路の作用により発振動作が安定化され、しか
も負帰還点インピーダンスが高いので、交流会バイパス
用の容量を集積回路内部で容易に形成可能な程度に小さ
くすることが可能になる。
流負帰還回路の作用により発振動作が安定化され、しか
も負帰還点インピーダンスが高いので、交流会バイパス
用の容量を集積回路内部で容易に形成可能な程度に小さ
くすることが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１は集積回路であってその端子群のう
ちの１個の端子２と接地端との間に共振子、たとえばセ
ラミック共振子Ｘが接続されている。上記集積回路１内
には、発振回路３、バイアス回路４、リアクタンス回路
５が設けられている。上記発振回路３において、Ｑｌお
よびＱｔはエミ、り相互が接続された差動増幅用のＮＰ
Ｎ形の第１．第２のトランジスタ、■は上記差動対トラ
ンジスタＱ＋＋Ｑｔのエミッタ接１読点と接地端との間
に接続された定電流源でわるＯ ＰＮＰ形の第３．第４
のトランジスタＱＳ１Ｑ４は、ベース相互が接続され、
各エミ、りが抵抗Ｒｔ 、Ｒａｔ−介してＷｅｅ電源
に接続され、各コレクタが前記差動対トランジスタＱｔ
、Ｑｚの各コレクタに接続されておＬ ！３のトラン
ジスタＱ３のベース・コレクタ相互が接続されている。
ちの１個の端子２と接地端との間に共振子、たとえばセ
ラミック共振子Ｘが接続されている。上記集積回路１内
には、発振回路３、バイアス回路４、リアクタンス回路
５が設けられている。上記発振回路３において、Ｑｌお
よびＱｔはエミ、り相互が接続された差動増幅用のＮＰ
Ｎ形の第１．第２のトランジスタ、■は上記差動対トラ
ンジスタＱ＋＋Ｑｔのエミッタ接１読点と接地端との間
に接続された定電流源でわるＯ ＰＮＰ形の第３．第４
のトランジスタＱＳ１Ｑ４は、ベース相互が接続され、
各エミ、りが抵抗Ｒｔ 、Ｒａｔ−介してＷｅｅ電源
に接続され、各コレクタが前記差動対トランジスタＱｔ
、Ｑｚの各コレクタに接続されておＬ ！３のトラン
ジスタＱ３のベース・コレクタ相互が接続されている。
即ち、上記第３．第４のトランジスタＱｓｒＱ＊、抵抗
Ｒ１＋８１は前記差動対トランジスタＱ＋ 、Ｑｍの
カレントミラー型負荷回路を形成している。ＣＩは上記
差動対トランジスタＱｓ 、Ｑｘのうちの一方のトラ
ンジスタＱ１のコレクタと他方のトランジスタＱ２のベ
ースとの間に接続され九正帰還用の容量である。
Ｒ１＋８１は前記差動対トランジスタＱ＋ 、Ｑｍの
カレントミラー型負荷回路を形成している。ＣＩは上記
差動対トランジスタＱｓ 、Ｑｘのうちの一方のトラ
ンジスタＱ１のコレクタと他方のトランジスタＱ２のベ
ースとの間に接続され九正帰還用の容量である。
６は上記トランジスタＱ１のコレクタからベースに対し
て直流的な負帰還をかけるための直流負帰還回路であシ
、コレクタがＶｃｃ電源に接続されたＮＰＮ形の第５の
トランジスタＱｓのベースが前記トランジスタＱ意のコ
レクタに接続され、この第５のトランジスタＱｓのエミ
、りに抵抗Ｒｓ ｔ−介してＰＮＰ形の第６のトランジ
スタＱ６のエミ、りが接続され、このｊＩ６のトランジ
スタＱ６のコレクタが抵抗Ｒ４を介して接地され、この
第６のトランジスタＱ６のベースが前記トランジスタＱ
ｍのベースに接地されると共にバイパス用の容量Ｃコを
介して接地されておシ、上記第６のトランジスタＱ６の
コレクタから発振出力が取り出される。
て直流的な負帰還をかけるための直流負帰還回路であシ
、コレクタがＶｃｃ電源に接続されたＮＰＮ形の第５の
トランジスタＱｓのベースが前記トランジスタＱ意のコ
レクタに接続され、この第５のトランジスタＱｓのエミ
、りに抵抗Ｒｓ ｔ−介してＰＮＰ形の第６のトランジ
スタＱ６のエミ、りが接続され、このｊＩ６のトランジ
スタＱ６のコレクタが抵抗Ｒ４を介して接地され、この
第６のトランジスタＱ６のベースが前記トランジスタＱ
ｍのベースに接地されると共にバイパス用の容量Ｃコを
介して接地されておシ、上記第６のトランジスタＱ６の
コレクタから発振出力が取り出される。
ｉた、前記トランジスタＱｚのコレクタは、前記共振子
接続用の端子２に接続されると共にリアクタンス回路５
に接続されている。
接続用の端子２に接続されると共にリアクタンス回路５
に接続されている。
一方、バイアス回路４は、ｖｃｃ電源と接地端との間に
２個のダイオードＤＩ＋Ｄ！、抵抗ＲｓおよびＰＮＰ形
の第７のトランジスタＱ７のエミ、り・コレクタ間が接
続されてな夛、この第７のトランジスタＱ７のベースが
前記発振回路３のトランジスタＱ１のベースに接続され
ている。
２個のダイオードＤＩ＋Ｄ！、抵抗ＲｓおよびＰＮＰ形
の第７のトランジスタＱ７のエミ、り・コレクタ間が接
続されてな夛、この第７のトランジスタＱ７のベースが
前記発振回路３のトランジスタＱ１のベースに接続され
ている。
次に、上記構成における動作を説明する。発振回路３に
おいて、トランジスタＱｌ ｒ Ｑｚ ＋Ｑｓ ＋
Ｑ＜ 、抵抗Ｒ１＋Ｒ１、定電流源Ｉは差 ′動増幅
器を形成しておシ、トランジスタＱ１のベースが入力端
子、トランジスタＱ！のコレクタが出力端子、トランジ
スタＱ！のベースが負帰還端子になっている。上記トラ
ンジスタＱ１のベースには、高インピーダンスであるバ
イアス回路４のトランジスタＱγのベース端子から直流
バイアスが与えられているので、容量ＣＩによる正帰還
量が多くなシ、発振し易く表っている。前記トランジス
タＱｔのコレクタ端子からベース端子への負帰還は、負
帰還回路６のエミッタ７オロワ（トランジスタＱｓおよ
び抵抗Ｒｓ ）を通して行なわれている。これによっ
て、トランジスタＱｚのコレクタ端子の出力インピーダ
ンスが高く保たれておシ、ここに接続されているセラミ
ック共振子ＸのＱが低下しないように遜っている。また
、発振出力はトランジスタＱｓ１抵抗Ｒｊｓ）ランジス
タＱ６、抵抗Ｒ４の経路に加わシ、トランジスタＱ６の
コレクタから取シ出される。そして、上記ト２ンジ１
スタＱ６のベースと前記トランジスタＱ３のベ
ースとの間に社バイパス用容量Ｃ，が設けられているの
で、交流会（発振周波数成分）が殆んどバイパスされて
直流成分のみが負帰還されることになる。この場合、負
帰還回路６において交流利得を得るには負帰還点のイン
ピーダンス（トランジスタＱεのベース側を見たインピ
ーダンス）とこの点におけるバイパス容量の値を一定値
以上にしなければならないが、上記インピーダンスが高
いのでバイパス用容量Ｃ：の値として集積回路内部で容
易に形成できる程度に不さく設定することが可能である
。
おいて、トランジスタＱｌ ｒ Ｑｚ ＋Ｑｓ ＋
Ｑ＜ 、抵抗Ｒ１＋Ｒ１、定電流源Ｉは差 ′動増幅
器を形成しておシ、トランジスタＱ１のベースが入力端
子、トランジスタＱ！のコレクタが出力端子、トランジ
スタＱ！のベースが負帰還端子になっている。上記トラ
ンジスタＱ１のベースには、高インピーダンスであるバ
イアス回路４のトランジスタＱγのベース端子から直流
バイアスが与えられているので、容量ＣＩによる正帰還
量が多くなシ、発振し易く表っている。前記トランジス
タＱｔのコレクタ端子からベース端子への負帰還は、負
帰還回路６のエミッタ７オロワ（トランジスタＱｓおよ
び抵抗Ｒｓ ）を通して行なわれている。これによっ
て、トランジスタＱｚのコレクタ端子の出力インピーダ
ンスが高く保たれておシ、ここに接続されているセラミ
ック共振子ＸのＱが低下しないように遜っている。また
、発振出力はトランジスタＱｓ１抵抗Ｒｊｓ）ランジス
タＱ６、抵抗Ｒ４の経路に加わシ、トランジスタＱ６の
コレクタから取シ出される。そして、上記ト２ンジ１
スタＱ６のベースと前記トランジスタＱ３のベ
ースとの間に社バイパス用容量Ｃ，が設けられているの
で、交流会（発振周波数成分）が殆んどバイパスされて
直流成分のみが負帰還されることになる。この場合、負
帰還回路６において交流利得を得るには負帰還点のイン
ピーダンス（トランジスタＱεのベース側を見たインピ
ーダンス）とこの点におけるバイパス容量の値を一定値
以上にしなければならないが、上記インピーダンスが高
いのでバイパス用容量Ｃ：の値として集積回路内部で容
易に形成できる程度に不さく設定することが可能である
。
そして、リアクタンス回路５に流れる電流が零の場合、
差動対トランジスタＱ１−Ｑｚはバランス状態で安定に
動作し、それぞれのベースに直流バイアスを供給してい
るトランジスタＱｙ＊Ｑｓに流れる電流は等しくなる。
差動対トランジスタＱ１−Ｑｚはバランス状態で安定に
動作し、それぞれのベースに直流バイアスを供給してい
るトランジスタＱｙ＊Ｑｓに流れる電流は等しくなる。
この場合、上記トランジスタＱｔ、Ｑａのベース・エミ
ッタ間電圧ＶＩＥ。７ ＋ ＶｌｌｌＱ６は等しく、そ
れぞれのエミッタに接続されている抵抗Ｒ，，Ｒ，の電
圧降下Ｖ！１５ ＋ ＶＢ２は等しく、さらにダイオー
ドＤＩの順方向電圧降下ＶＦＤ２とトランジスタＱｓの
ベース・エミッタ間電圧ＶＢＩＱ５と紘等しいので、ト
ランジスタＱ鵞のコレクタ端子の出力直流電圧はＶＣＣ
電位からダイオードＤ里の順方向電圧降下ＶＦＤＩ分だ
け低下した安定な電位に固定されることになる。
ッタ間電圧ＶＩＥ。７ ＋ ＶｌｌｌＱ６は等しく、そ
れぞれのエミッタに接続されている抵抗Ｒ，，Ｒ，の電
圧降下Ｖ！１５ ＋ ＶＢ２は等しく、さらにダイオー
ドＤＩの順方向電圧降下ＶＦＤ２とトランジスタＱｓの
ベース・エミッタ間電圧ＶＢＩＱ５と紘等しいので、ト
ランジスタＱ鵞のコレクタ端子の出力直流電圧はＶＣＣ
電位からダイオードＤ里の順方向電圧降下ＶＦＤＩ分だ
け低下した安定な電位に固定されることになる。
なお、リアクタンス回路５にオフセット電流がある場合
、たとえばオフセット電流かりアクタンス回路５に流れ
込む場合を考えると、オフセット電流によシトランジス
タＱｓのコレクタ端子の出力直流電圧が下がシ、これに
よりて負帰還回路６のトランジスタＱＩＮ抵抗Ｒ３、ト
ランジスタＱ６の電流が低下する。したがって、上記ト
ランジスタ９・のベース電流が少なくなり、トランジス
タＱ！の電流も減少する。それに伴ない、トランジスタ
Ｑｓの電流が増加し、カレントミラー負荷回路のトラン
ジスタＱｓ ＋Ｑ４の電流が増加する。その結果、差
動対トランジスタＱｌ −Ｑｓの各電流Ｉ（Ｎ Ｉ Ｉ
Ｏ２の差が前記オフセット電流に等しい状態で安定にな
る。
、たとえばオフセット電流かりアクタンス回路５に流れ
込む場合を考えると、オフセット電流によシトランジス
タＱｓのコレクタ端子の出力直流電圧が下がシ、これに
よりて負帰還回路６のトランジスタＱＩＮ抵抗Ｒ３、ト
ランジスタＱ６の電流が低下する。したがって、上記ト
ランジスタ９・のベース電流が少なくなり、トランジス
タＱ！の電流も減少する。それに伴ない、トランジスタ
Ｑｓの電流が増加し、カレントミラー負荷回路のトラン
ジスタＱｓ ＋Ｑ４の電流が増加する。その結果、差
動対トランジスタＱｌ −Ｑｓの各電流Ｉ（Ｎ Ｉ Ｉ
Ｏ２の差が前記オフセット電流に等しい状態で安定にな
る。
換言すれば、オフセット電流が定電流源Ｉの電流よシ大
きくならない限シ、差動対トランジスタＱｌ ｔＱｚは
アクティブに動作し、安定な発振を持続することができ
る。
きくならない限シ、差動対トランジスタＱｌ ｔＱｚは
アクティブに動作し、安定な発振を持続することができ
る。
なお、前記バイアス回路４においては、トランジスタＱ
γのベース電流が第１のトランジスタＱｔのベース電流
となるので、上記トランジスタＱ７の電流増幅率ｈＦＩ
Ｑ７を第１のトランジスタＱｓの電流増幅率ｈＦＩ４１
よシ充分小さな値に設定しておくことによりて、抵抗Ｒ
１１の電圧降下を小さくシ、第１のトランジスタＱ！の
ベース電位を十分な大きさに確保することができる。た
とえばトランジスタＱ７ （ＰＮＰ形）を２チラル形と
すればそのｈＦＩＱ７は３０〜８０、第１のトランジ、
ＸりＱｓ（ＮＰＮ形）のｈｙｚａｌは７０〜３５０でア
シ、上記ｈＦＩＱ １によりノ櫂イアス回路４の出力イ
ンピーダンスは十分に高くなる。
γのベース電流が第１のトランジスタＱｔのベース電流
となるので、上記トランジスタＱ７の電流増幅率ｈＦＩ
Ｑ７を第１のトランジスタＱｓの電流増幅率ｈＦＩ４１
よシ充分小さな値に設定しておくことによりて、抵抗Ｒ
１１の電圧降下を小さくシ、第１のトランジスタＱ！の
ベース電位を十分な大きさに確保することができる。た
とえばトランジスタＱ７ （ＰＮＰ形）を２チラル形と
すればそのｈＦＩＱ７は３０〜８０、第１のトランジ、
ＸりＱｓ（ＮＰＮ形）のｈｙｚａｌは７０〜３５０でア
シ、上記ｈＦＩＱ １によりノ櫂イアス回路４の出力イ
ンピーダンスは十分に高くなる。
なお、前記バイアス回路４は、上記実施例に限ることな
く、要は高抵抗の素子を介して差動対トランジスタの一
方Ｑｌのベースに直流／４イアス電圧を与え得るもので
あればよく、シたがって高抵抗によりｖｃｃ電圧を分圧
してバイアス出力とする分圧回路を用いてもよい。
く、要は高抵抗の素子を介して差動対トランジスタの一
方Ｑｌのベースに直流／４イアス電圧を与え得るもので
あればよく、シたがって高抵抗によりｖｃｃ電圧を分圧
してバイアス出力とする分圧回路を用いてもよい。
上述したように本発明の１端子型発振回路によれば、直
流負帰還回路を設けることによって回路素子のばらつき
に対しても安定な直流動作電圧が得られるので安定な発
振動作が可能になシ、しかも直流負帰還点を高インピー
ダンスとしているので交流会バイパス用の容量の値を集
積回路内で容易に形成可能な程度に小さくすることがで
きる。
流負帰還回路を設けることによって回路素子のばらつき
に対しても安定な直流動作電圧が得られるので安定な発
振動作が可能になシ、しかも直流負帰還点を高インピー
ダンスとしているので交流会バイパス用の容量の値を集
積回路内で容易に形成可能な程度に小さくすることがで
きる。
第１図は本発明の１端子型発振回路の一実施例を示す回
路図、第２図は従来のＬＣ発振回路の基本構成を示す回
路図、第３図は従来の１端子型発振回路を示す回路図で
ある。 １・・・集積回路、２・・・端子、３・・・発振回路、
４・・・バイアス回路、５・・・リアクタンス回路、６
・・・直流負帰還回路、Ｑ１〜Ｑ７・・・トランジスタ
、ＤｌｐＤｌ・・・ダイオード、Ｒ１〜Ｒｓ・・・抵抗
、ＣＩ＋ｃ１・・・容量、■・・・定電流源、Ｘ・・・
共振子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
路図、第２図は従来のＬＣ発振回路の基本構成を示す回
路図、第３図は従来の１端子型発振回路を示す回路図で
ある。 １・・・集積回路、２・・・端子、３・・・発振回路、
４・・・バイアス回路、５・・・リアクタンス回路、６
・・・直流負帰還回路、Ｑ１〜Ｑ７・・・トランジスタ
、ＤｌｐＤｌ・・・ダイオード、Ｒ１〜Ｒｓ・・・抵抗
、ＣＩ＋ｃ１・・・容量、■・・・定電流源、Ｘ・・・
共振子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (4)
- （１）互いのエミッタが相互に接続されて定電流源に接
続される差動対をなす第１極性型の第１のトランジスタ
Ｑ＿１および第２のトランジスタＱ＿２と、これらのト
ランジスタＱ＿１、Ｑ＿２の負荷回路と、上記第２のト
ランジスタＱ＿２のコレクタと第１のトランジスタＱ＿
１のベースとの間に接続される正帰還用の容量Ｃ＿１と
、上記第１のトランジスタＱ＿１のベースに高抵抗の素
子を介して直流バイアス電圧を与えるバイアス回路４と
、前記第２のトランジスタＱ＿２のコレクタからベース
に直流負帰還をかけるために設けられ負帰還点が高イン
ピーダンスを有する直流負帰還回路６と、上記第２のト
ランジスタＱ＿２のコレクタと接地端との間に接続され
る共振子Ｘとを具備してなることを特徴とする１端子型
発振回路。 - （２）前記直流負帰還回路６は、前記第２のトランジス
タＱ＿２のコレクタ出力が前記第１極性型のトランジス
タＱ＿５のベースに導かれ、このトランジスタＱ＿５の
エミッタに抵抗Ｒ＿３を介して第１極性型とは逆の第２
極性型のトランジスタＱ＿６のエミッタを接続し、この
トランジスタＱ＿６のコレクタを接地し、このトランジ
スタＱ＿６のベースを前記第１のトランジスタＱ＿１の
ベースに接続すると共に交流成分バイパス用の容量Ｃ＿
２を介して接地してなることを特徴とする前記特許請求
の範囲第１項記載の１端子塑発振回路。 - （３）前記バイアス回路４は、電源と接地端との間に複
数個のダイオード、抵抗、第２極性型のトランジスタが
直列に接続され、このトランジスタのベースが前記第１
のトランジスタＱ＿１のベースに接続されてなることを
特徴とする前記特許請求の範囲第１項または第２項に記
載の１端子型発振回路。 - （４）前記負荷回路は、第２極性型のトランジスタを用
いたカレントミラー型負荷回路であり、前記第２のトラ
ンジスタＱ＿２のコレクタにリアクタンス回路が接続さ
れてなることを特徴とする前記特許請求の範囲第１項記
載の１振子型発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172737A JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172737A JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150406A true JPS6150406A (ja) | 1986-03-12 |
| JPH0611088B2 JPH0611088B2 (ja) | 1994-02-09 |
Family
ID=15947380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172737A Expired - Lifetime JPH0611088B2 (ja) | 1984-08-20 | 1984-08-20 | １端子型発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611088B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202104A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | 発振回路 |
| JPH02294103A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 発振回路 |
-
1984
- 1984-08-20 JP JP59172737A patent/JPH0611088B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202104A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | 発振回路 |
| JPH02294103A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611088B2 (ja) | 1994-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |