JPH02294061A - マルチチップパッケージ構造 - Google Patents
マルチチップパッケージ構造Info
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- JPH02294061A JPH02294061A JP1114559A JP11455989A JPH02294061A JP H02294061 A JPH02294061 A JP H02294061A JP 1114559 A JP1114559 A JP 1114559A JP 11455989 A JP11455989 A JP 11455989A JP H02294061 A JPH02294061 A JP H02294061A
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- 239000011347 resin Substances 0.000 claims abstract description 14
- 229920005989 resin Polymers 0.000 claims abstract description 14
- 230000003014 reinforcing effect Effects 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数のＬＳＩや個別半導体素子等のチップを
リードフレームに実装し、一つにパフケージングしたマ
ルチチップパッケージ構造に関する。
リードフレームに実装し、一つにパフケージングしたマ
ルチチップパッケージ構造に関する。
従来、マルチチップパッケージ構造は、第３図に示した
ように、複数のＬＳＩや個別半導体素子等のチップ２１
．２２を同一パッケージに収納している。そして、この
パッケージ中においてチツプ２１とチップ２２との接続
が必要である。このチップ２１とチップ２２とを接続す
るために、先ず、チップ２１．２２をハイブリッドＩＣ
用基板（例えば、Ａム０，基板）２３に接着する。次に
、チップ２１．２２とハイブリッドＩＣ用基板２３の配
線パターン２４とをワイヤ２５で接続する。 そして、チップ２１．２２が搭載されたハイブリッド！
Ｃ用基板２３をリードフレーム２６に接着し、ハイブリ
ッドＩＣ用基板２３の配線パターン２４とリードフレー
ム２６とをワイヤ２５で接続する。その後、モールド樹
脂２７にてパッケージングしてマルチチップパッケージ
構造としている。
ように、複数のＬＳＩや個別半導体素子等のチップ２１
．２２を同一パッケージに収納している。そして、この
パッケージ中においてチツプ２１とチップ２２との接続
が必要である。このチップ２１とチップ２２とを接続す
るために、先ず、チップ２１．２２をハイブリッドＩＣ
用基板（例えば、Ａム０，基板）２３に接着する。次に
、チップ２１．２２とハイブリッドＩＣ用基板２３の配
線パターン２４とをワイヤ２５で接続する。 そして、チップ２１．２２が搭載されたハイブリッド！
Ｃ用基板２３をリードフレーム２６に接着し、ハイブリ
ッドＩＣ用基板２３の配線パターン２４とリードフレー
ム２６とをワイヤ２５で接続する。その後、モールド樹
脂２７にてパッケージングしてマルチチップパッケージ
構造としている。
上記ハイブリッドＩＣ用基板を用いたマルチチップパッ
ケージ構造においてはモノリシックＩＣ製造技術とハイ
ブリッドＩＣ製造技術との組み合わせとなるためモノリ
シックＩＣのみに比べてハイブリッドＩＣ分が材料及び
製造工程の両面においてコストアップの要因となってい
た。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、複数のチップを同一パ
ッケージに収納するためにハイブリッドＩＣ用基板等の
別の基板を用いることなく、構造を簡素化して低コスト
なマルチチップパッケージ構造を提供することである。
ケージ構造においてはモノリシックＩＣ製造技術とハイ
ブリッドＩＣ製造技術との組み合わせとなるためモノリ
シックＩＣのみに比べてハイブリッドＩＣ分が材料及び
製造工程の両面においてコストアップの要因となってい
た。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、複数のチップを同一パ
ッケージに収納するためにハイブリッドＩＣ用基板等の
別の基板を用いることなく、構造を簡素化して低コスト
なマルチチップパッケージ構造を提供することである。
上記課題を解決するための発明の構成は、複数のＬＳＩ
や個別半導体素子等のチップをリードフレームに実装し
、一つの樹脂モールドパッケージとしたマルチチップパ
ッケージ構造において、前記複数のチップを直接搭載し
た前記リードフレ−ムと、前記リードフレームを構成す
るフレームから形成され、前記チップとワイヤボンディ
ングして該チップ間を接続するために一つ一つ島形状に
独立して配設された中継用リードフレームと、前記中継
用リードフレームを前記リードフレームと接着固定する
樹脂より成る補強フィルムとを有することを特徴とする
。
や個別半導体素子等のチップをリードフレームに実装し
、一つの樹脂モールドパッケージとしたマルチチップパ
ッケージ構造において、前記複数のチップを直接搭載し
た前記リードフレ−ムと、前記リードフレームを構成す
るフレームから形成され、前記チップとワイヤボンディ
ングして該チップ間を接続するために一つ一つ島形状に
独立して配設された中継用リードフレームと、前記中継
用リードフレームを前記リードフレームと接着固定する
樹脂より成る補強フィルムとを有することを特徴とする
。
リードフレームに複数のチップを直接搭載する。
そして、そのリードフレームを構成するフレームから形
成された中継用リードフレームを配設して中継させチッ
プ間の接続が行われる。ここで、リードフレームと中継
用リードフレームとは樹脂より成る補強フィルムにより
接着固定されている。 従って、チップ間に別に中継用基板等を設けることなく
、各々のチップと中継用リードフレームを接続して利用
することによりチップとチップとが接続できる。
成された中継用リードフレームを配設して中継させチッ
プ間の接続が行われる。ここで、リードフレームと中継
用リードフレームとは樹脂より成る補強フィルムにより
接着固定されている。 従って、チップ間に別に中継用基板等を設けることなく
、各々のチップと中継用リードフレームを接続して利用
することによりチップとチップとが接続できる。
以下、本発明を具体的な実施例に基づいて説明する。
第１図は本発明のマルチチップパッケージ構造で、リー
ドフレームより上にてパフケージングしているモールド
樹脂を除いた状態を示している。 又、第２図は第１図の中央縦断面図である。 １１．１２は複数のＬＳＩや個別半導体素子等のチップ
であり、チップ１１．１２はシリコン、ガリウム砒素、
インジウムリン等から成る。又、１３はリードフレーム
で、リードフレーム１３は４２７ロイ或いはＣｕ系合金
より成る。そして、ｌ４はチップ１１．１２とリードフ
レームとを接続している導電性接着剤或いは半田より成
る接続層である。又、１５はチップ１１．１２とリード
フレーム１３とを接続しているＡｕ或いはＡ１から或る
ワイヤである。更に、１６は上記リードフレーム１３を
構成するフレームから形成された中継用リードフレーム
であり、中継用リードフレーム１６はチップ１１とチッ
プ１２との間に位置して各々島形状に独立している。そ
して、１７はリードフレーム１３と中継用リードフレー
ムとを接着固定しているポリイミド樹脂から成る補強フ
ィルムである。 ここで、中継用リードフレーム１６部分の形成について
述べる。 先ず、リードフレームｌ３がエッチングやプレス型によ
り形成される。この時、中継用リードフレーム１６部分
も同時に形成されるが他のリードフレーム１３部分と繋
がった状態であり島形状に独立はしていない。次に、こ
の状態の中継用リードフレーム１６を含むリードフレー
ム１３に補強フィルム１７を接着した後、リードフレー
ムｌ３の中継用リードフレーム１６となるべき部分を島
形状の独立した形状となるように切り離す。すると、第
１図及び第２図に示したように、最終的なリードフレー
ム１３及び中継用リードフレーム１６が形成される。従
って、中継用リードフレーム１６はリードフレーム１３
の一部分であると共に他の周辺のリードフレーム１３と
電気的に分離した状態を実現でき、樹脂モールドパッケ
ージとする前のリードフレーム１３と中継用リードフレ
ーム１６とは一体的構成に維持される。従って、中継用
リードフレームｌ６をチップ１１とチップ１２との配線
として使用することが可能となる。 そして、このように形戊されたリードフレーム１３上に
チップ１１．１２が接続層１４を介して接続される。次
に、チップ１１．１２とリードフレーム１３とはＡｕ或
いはＡ１から成るワイヤ１５により各回路間が接続され
る。又、チップ１１とチップ１２間との接続においては
、上述のように全ての中継用リードフレームｌ６がリー
ドフレーム１３と前以って補強フィルム１７により接着
され固定され独立した島形状となっているので、その一
つ一つを利用して上記ワイヤ１５により接続される。こ
の後、モールド樹脂１８にてバッケージングされてマル
チチップパッケージとなる。 尚、補強フィルム１７としてはポリエステル樹脂から成
るフィルムでも可能である。 上述のように、従来のリードフレームを構成するフレー
ムから形成され、補強フィルムで接着されて一体的とな
った中継用リードフレームを利用するので、チップとチ
ップとを接続するのに中継用基板を必要としない。つま
り、モノリシックＩＣａｂ造技術に補強フィルムを加え
た技術の組み合わせのみでマルチチップパッケージ構造
が達成できることになる。 従って、マルチチップパッケージ構造が簡素化され製造
技術的に容易となるので、低コストにてマルチチップパ
ッケージを提供できる。
ドフレームより上にてパフケージングしているモールド
樹脂を除いた状態を示している。 又、第２図は第１図の中央縦断面図である。 １１．１２は複数のＬＳＩや個別半導体素子等のチップ
であり、チップ１１．１２はシリコン、ガリウム砒素、
インジウムリン等から成る。又、１３はリードフレーム
で、リードフレーム１３は４２７ロイ或いはＣｕ系合金
より成る。そして、ｌ４はチップ１１．１２とリードフ
レームとを接続している導電性接着剤或いは半田より成
る接続層である。又、１５はチップ１１．１２とリード
フレーム１３とを接続しているＡｕ或いはＡ１から或る
ワイヤである。更に、１６は上記リードフレーム１３を
構成するフレームから形成された中継用リードフレーム
であり、中継用リードフレーム１６はチップ１１とチッ
プ１２との間に位置して各々島形状に独立している。そ
して、１７はリードフレーム１３と中継用リードフレー
ムとを接着固定しているポリイミド樹脂から成る補強フ
ィルムである。 ここで、中継用リードフレーム１６部分の形成について
述べる。 先ず、リードフレームｌ３がエッチングやプレス型によ
り形成される。この時、中継用リードフレーム１６部分
も同時に形成されるが他のリードフレーム１３部分と繋
がった状態であり島形状に独立はしていない。次に、こ
の状態の中継用リードフレーム１６を含むリードフレー
ム１３に補強フィルム１７を接着した後、リードフレー
ムｌ３の中継用リードフレーム１６となるべき部分を島
形状の独立した形状となるように切り離す。すると、第
１図及び第２図に示したように、最終的なリードフレー
ム１３及び中継用リードフレーム１６が形成される。従
って、中継用リードフレーム１６はリードフレーム１３
の一部分であると共に他の周辺のリードフレーム１３と
電気的に分離した状態を実現でき、樹脂モールドパッケ
ージとする前のリードフレーム１３と中継用リードフレ
ーム１６とは一体的構成に維持される。従って、中継用
リードフレームｌ６をチップ１１とチップ１２との配線
として使用することが可能となる。 そして、このように形戊されたリードフレーム１３上に
チップ１１．１２が接続層１４を介して接続される。次
に、チップ１１．１２とリードフレーム１３とはＡｕ或
いはＡ１から成るワイヤ１５により各回路間が接続され
る。又、チップ１１とチップ１２間との接続においては
、上述のように全ての中継用リードフレームｌ６がリー
ドフレーム１３と前以って補強フィルム１７により接着
され固定され独立した島形状となっているので、その一
つ一つを利用して上記ワイヤ１５により接続される。こ
の後、モールド樹脂１８にてバッケージングされてマル
チチップパッケージとなる。 尚、補強フィルム１７としてはポリエステル樹脂から成
るフィルムでも可能である。 上述のように、従来のリードフレームを構成するフレー
ムから形成され、補強フィルムで接着されて一体的とな
った中継用リードフレームを利用するので、チップとチ
ップとを接続するのに中継用基板を必要としない。つま
り、モノリシックＩＣａｂ造技術に補強フィルムを加え
た技術の組み合わせのみでマルチチップパッケージ構造
が達成できることになる。 従って、マルチチップパッケージ構造が簡素化され製造
技術的に容易となるので、低コストにてマルチチップパ
ッケージを提供できる。
本発明は、複数のチップを直接搭載したリードフレーム
と、そのリードフレームを構成するフレームから形成さ
れ、上記チップとワイヤボンディングしてチップ間を接
続するために配設された中継用リードフレームと、その
中継用リードフレームを上記リードフレームと接着固定
する樹脂フィルムより成る補強樹脂とを有するマルチチ
ップパッケージ構造である。従って、別の中継用基板を
設ける必要が無く、替わりに従来のリードフレームの一
部から或る中継用リードフレームが、そのリードフレー
ムと補強樹脂フイルムにて接着固定され、その中継用リ
ードフレームを使用してチップ間が接続されるので、製
造工程が簡素化されコストが最小限に抑えられる。
と、そのリードフレームを構成するフレームから形成さ
れ、上記チップとワイヤボンディングしてチップ間を接
続するために配設された中継用リードフレームと、その
中継用リードフレームを上記リードフレームと接着固定
する樹脂フィルムより成る補強樹脂とを有するマルチチ
ップパッケージ構造である。従って、別の中継用基板を
設ける必要が無く、替わりに従来のリードフレームの一
部から或る中継用リードフレームが、そのリードフレー
ムと補強樹脂フイルムにて接着固定され、その中継用リ
ードフレームを使用してチップ間が接続されるので、製
造工程が簡素化されコストが最小限に抑えられる。
第１図は本発明の具体的な一実施例に係るマルチチップ
パッケージ構造を示した説明図。第２図は同実施例に係
るマルチチップパッケージ構造を示した縦断面図。第３
図は従来のマルチチップパッケージ構造を示した縦断面
図である。 １１．１２ チップ １３゜ リードフレーム１４
接続層 ｌ５ ワイヤ １６ 中継用リードフレーム １ ７ ？ｒｆｉ強フィルム 第２図
パッケージ構造を示した説明図。第２図は同実施例に係
るマルチチップパッケージ構造を示した縦断面図。第３
図は従来のマルチチップパッケージ構造を示した縦断面
図である。 １１．１２ チップ １３゜ リードフレーム１４
接続層 ｌ５ ワイヤ １６ 中継用リードフレーム １ ７ ？ｒｆｉ強フィルム 第２図
Claims (1)
- 【特許請求の範囲】 複数のＬＳＩや個別半導体素子等のチップをリードフ
レームに実装し、一つの樹脂モールドパッケージとした
マルチチップパッケージ構造において、 前記複数のチップを直接搭載した前記リードフレームと
、 前記リードフレームを構成するフレームから形成され、
前記チップとワイヤボンディングして該チップ間を接続
するために一つ一つ島形状に独立して配設された中継用
リードフレームと、 前記中継用リードフレームを前記リードフレームと接着
固定する樹脂より成る補強フィルムとを有することを特
徴とするマルチチップパッケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11455989A JP2785324B2 (ja) | 1989-05-08 | 1989-05-08 | マルチチップパッケージ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11455989A JP2785324B2 (ja) | 1989-05-08 | 1989-05-08 | マルチチップパッケージ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294061A true JPH02294061A (ja) | 1990-12-05 |
| JP2785324B2 JP2785324B2 (ja) | 1998-08-13 |
Family
ID=14640840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11455989A Expired - Lifetime JP2785324B2 (ja) | 1989-05-08 | 1989-05-08 | マルチチップパッケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785324B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| EP0600488A3 (en) * | 1992-12-03 | 1995-02-01 | Linear Techn Inc | Capacitor formed by connector frame and separator circuit with capacitive coupling using it. |
| US6602735B2 (en) * | 1999-08-25 | 2003-08-05 | Winbond Electronics, Corporation | Method of fabricating a semiconductor chip package with a lead frame and multiple integrated circuit chips |
| US6927480B2 (en) * | 2003-05-08 | 2005-08-09 | Advanced Semiconductor Engineering, Inc. | Multi-chip package with electrical interconnection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100470783C (zh) * | 2006-08-15 | 2009-03-18 | 力成科技股份有限公司 | 导线架基底球格阵列封装构造及其晶片载体 |
-
1989
- 1989-05-08 JP JP11455989A patent/JP2785324B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5589709A (en) * | 1992-12-03 | 1996-12-31 | Linear Technology Inc. | Lead frame capacitor and capacitively-coupled isolator circuit using same |
| EP0600488A3 (en) * | 1992-12-03 | 1995-02-01 | Linear Techn Inc | Capacitor formed by connector frame and separator circuit with capacitive coupling using it. |
| US5444600A (en) * | 1992-12-03 | 1995-08-22 | Linear Technology Corporation | Lead frame capacitor and capacitively-coupled isolator circuit using the same |
| US5945728A (en) * | 1992-12-03 | 1999-08-31 | Linear Technology Corporation | Lead frame capacitor and capacitively coupled isolator circuit |
| US5926358A (en) * | 1992-12-03 | 1999-07-20 | Linear Technology Corporation | Lead frame capacitor and capacitively-coupled isolator circuit using same |
| US5650357A (en) * | 1992-12-03 | 1997-07-22 | Linear Technology Corporation | Process for manufacturing a lead frame capacitor and capacitively-coupled isolator circuit using same |
| US6602735B2 (en) * | 1999-08-25 | 2003-08-05 | Winbond Electronics, Corporation | Method of fabricating a semiconductor chip package with a lead frame and multiple integrated circuit chips |
| US6777785B1 (en) * | 1999-08-25 | 2004-08-17 | Winbond Electronics Corp. | Lead frame containing a master and a slave IC chips and a testing circuit embedded within the master IC chip |
| US6927480B2 (en) * | 2003-05-08 | 2005-08-09 | Advanced Semiconductor Engineering, Inc. | Multi-chip package with electrical interconnection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785324B2 (ja) | 1998-08-13 |
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