JPH0225276Y2 - - Google Patents
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- Publication number
- JPH0225276Y2 JPH0225276Y2 JP17597584U JP17597584U JPH0225276Y2 JP H0225276 Y2 JPH0225276 Y2 JP H0225276Y2 JP 17597584 U JP17597584 U JP 17597584U JP 17597584 U JP17597584 U JP 17597584U JP H0225276 Y2 JPH0225276 Y2 JP H0225276Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- lead pins
- wiring board
- predetermined
- jig
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000873 masking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、ハイブリツドIC等を対象とする電
子回路のシールド構造に関するものである。
子回路のシールド構造に関するものである。
従来のハイブリツドICとして第４図および第
５図の構造のものが知られている。同図において
１は配線基板でその一側面には複数のリードピン
２ａ，２ｂ，２ｃ，…を備えており、３ａ，３
ｂ，３ｃはトランジスタ、抵抗、コンデンサ等の
個別の回路部品であり上記配線基板１上に取り付
けられたものである。
５図の構造のものが知られている。同図において
１は配線基板でその一側面には複数のリードピン
２ａ，２ｂ，２ｃ，…を備えており、３ａ，３
ｂ，３ｃはトランジスタ、抵抗、コンデンサ等の
個別の回路部品であり上記配線基板１上に取り付
けられたものである。
４は回路部品３を含む配線基板１表面を覆う絶
縁層、５は絶縁層４表面に形成されたシールド用
導電層である。
縁層、５は絶縁層４表面に形成されたシールド用
導電層である。
このような構造のハイブリツドICをシールド
する場合、上記導電層５と複数のリードピン２の
うちのアースピンに相当するものとシールド導電
層５の導通をとる必要があるが、従来においては
不所望のリードピンに対してテーピング等の手段
によつて覆つた状態で両者間に導電層６を設ける
ことによりシールド構造が形成されていた。
する場合、上記導電層５と複数のリードピン２の
うちのアースピンに相当するものとシールド導電
層５の導通をとる必要があるが、従来においては
不所望のリードピンに対してテーピング等の手段
によつて覆つた状態で両者間に導電層６を設ける
ことによりシールド構造が形成されていた。
そのようにしてシールド構造を形成する場合、
導電層を形成したくない領域を部分的に覆うため
のマスキング作業に手間がかかるという問題があ
り、コストアツプが避けられなかつた。
導電層を形成したくない領域を部分的に覆うため
のマスキング作業に手間がかかるという問題があ
り、コストアツプが避けられなかつた。
本考案は以上の問題点に対処してなされたもの
で、簡単なマスキング作業により形成されること
ができる電子回路のシールド構造を提供すること
を目的とするものである。
で、簡単なマスキング作業により形成されること
ができる電子回路のシールド構造を提供すること
を目的とするものである。
この目的を達成するために本考案は、複数のリ
ードピンを有する配線基板上に所定の回路素子が
取り付けられ回路素子を含む配線基板表面が絶縁
層によつて覆われてなる電子回路において、上記
リードピンのうち所定のもののみを露出するよう
な露出窓を備えた治具によつて他のリードピンが
覆われた状態でシールド用導電層と所定のリード
ピンとを接続する導電層が形成されるようにした
電子回路のシールド構造を提供するものである。
ードピンを有する配線基板上に所定の回路素子が
取り付けられ回路素子を含む配線基板表面が絶縁
層によつて覆われてなる電子回路において、上記
リードピンのうち所定のもののみを露出するよう
な露出窓を備えた治具によつて他のリードピンが
覆われた状態でシールド用導電層と所定のリード
ピンとを接続する導電層が形成されるようにした
電子回路のシールド構造を提供するものである。
上記構成によればリードピンのうち所定のもの
のみを露出するような露出窓を備えた治具によつ
てリードピンが覆われた状態で配線基板表面の絶
縁層上にシールド用導電層と、該シールド用導電
層と上記所定のリードピンとを接続する導電層と
が同時に形成されるので、簡単なマスキング作業
によりIC回路のシールド構造を得ることができ
る。
のみを露出するような露出窓を備えた治具によつ
てリードピンが覆われた状態で配線基板表面の絶
縁層上にシールド用導電層と、該シールド用導電
層と上記所定のリードピンとを接続する導電層と
が同時に形成されるので、簡単なマスキング作業
によりIC回路のシールド構造を得ることができ
る。
以下図面を参照して本考案を説明する。
第１図は本考案実施例による電子回路のシール
ド構造を示す斜視図で第１図と同一部分は同一番
号で示し、７は治具で配線基板１の複数のリード
ピン２のうち所定のもののみを露出するような露
出窓８を備えている。この治具７によつて複数の
リードピン２を覆つた状態で導電物質の溶液にデ
ツプ処理することにより、上記露出窓８により露
出された所定のリードピンと配線基板１表面の絶
縁層上にシールド用導電層５と、該導電層５と上
記所定のリードピンとを接続する導電層６が簡易
に形成される。
ド構造を示す斜視図で第１図と同一部分は同一番
号で示し、７は治具で配線基板１の複数のリード
ピン２のうち所定のもののみを露出するような露
出窓８を備えている。この治具７によつて複数の
リードピン２を覆つた状態で導電物質の溶液にデ
ツプ処理することにより、上記露出窓８により露
出された所定のリードピンと配線基板１表面の絶
縁層上にシールド用導電層５と、該導電層５と上
記所定のリードピンとを接続する導電層６が簡易
に形成される。
第２図は治具７をリードピン２に未だ差し込ま
ない前の配置状態を示し、９はリードピン差込用
溝である。
ない前の配置状態を示し、９はリードピン差込用
溝である。
第３図は実際に配線基板１に対して導電層６を
形成する態様を示し、共通のリードフレーム１０
上に一体的に配置されている複数の配線基板１に
対して、各々任意の露出窓を備えた治具７を適用
することにより、所定のリードピンと配線基板１
表面の導電層５及び導電層６を同時に形成するこ
とができる。
形成する態様を示し、共通のリードフレーム１０
上に一体的に配置されている複数の配線基板１に
対して、各々任意の露出窓を備えた治具７を適用
することにより、所定のリードピンと配線基板１
表面の導電層５及び導電層６を同時に形成するこ
とができる。
この導電層５，６を形成するための手段として
はデツプ処理に限らず、メツキ処理等の他の手段
を用いることもでき要するに導電層を形成できる
手段であれば任意のものを選択することができ
る。
はデツプ処理に限らず、メツキ処理等の他の手段
を用いることもでき要するに導電層を形成できる
手段であれば任意のものを選択することができ
る。
以上のような本考案によれば、リードピンのう
ち所定のもののみを露出するような露出窓を備え
た治具によつてリードピンが覆われた状態で配線
基板表面にシールド用導電層及び該導電層と上記
所定のリードピンとを接続する導電層が同時に形
成されるので、治具をリードピンに差し込むだけ
でマスキング作業を完了するので手間がかからな
くなる。
ち所定のもののみを露出するような露出窓を備え
た治具によつてリードピンが覆われた状態で配線
基板表面にシールド用導電層及び該導電層と上記
所定のリードピンとを接続する導電層が同時に形
成されるので、治具をリードピンに差し込むだけ
でマスキング作業を完了するので手間がかからな
くなる。
よつて作業が能率的となるのでコストダウンを
計ることができる。
計ることができる。
第１図および第２図、第３図は共に本考案実施
例を示す上面図および斜視図、第４図および第５
図は従来例を示す断面図および上面図である。 １……配線基板、２……リードピン、３……回
路部品、４……絶縁層、５，６……導電層、７…
…治具、８……露出窓、９……カセツトテープ挿
入口。
例を示す上面図および斜視図、第４図および第５
図は従来例を示す断面図および上面図である。 １……配線基板、２……リードピン、３……回
路部品、４……絶縁層、５，６……導電層、７…
…治具、８……露出窓、９……カセツトテープ挿
入口。
Claims (1)
- 複数のリードピンを有する配線基板上に所定の
回路素子が取り付けられ回路素子を含む配線基板
表面が絶縁層によつて覆われてなる電子回路にお
いて、上記リードピンのうち所定のもののみを露
出するような露出窓を備えた治具によつて他のリ
ードピンが覆われた状態でシールド用導電層と所
定のリードピンとを接続する導電層が形成されて
なることを特徴とする電子回路のシールド構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597584U JPH0225276Y2 (ja) | 1984-11-20 | 1984-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597584U JPH0225276Y2 (ja) | 1984-11-20 | 1984-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190293U JPS6190293U (ja) | 1986-06-12 |
| JPH0225276Y2 true JPH0225276Y2 (ja) | 1990-07-11 |
Family
ID=30733573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17597584U Expired JPH0225276Y2 (ja) | 1984-11-20 | 1984-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225276Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756911B2 (ja) * | 1988-09-26 | 1995-06-14 | 太陽誘電株式会社 | 混成集積回路装置の製造方法 |
-
1984
- 1984-11-20 JP JP17597584U patent/JPH0225276Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190293U (ja) | 1986-06-12 |
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