JPH02250381A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に半導体チップ内の配
線及びリードに関するものである。

〔従来の技術〕

従来、半導体装置においては、アルミニウム等の金属配
線、不純物を高濃度に導入した多結晶珪素等を用いて、
配線やリードを構成している。このような従来の材料は
、常電導体であるので有限の抵抗値を有する。従って、
配線及びリードにおいて、この抵抗が負荷となり、信号
伝送遅延が発生する。半導体装置の高集積化を図ると、
配線及びリードの幅或いは断面積が減少し、配線及びリ
ードの抵抗は大きくなり、配線及びリードの抵抗は、前
記抵抗が大きくなった分だけ大きくなるので、半導体装
置の高速化を図る上で問題があった。

そこで、超電導材料で配線及びリードを構成し、この超
電導体の遷移温度以下の温度で使用し、半導体装置の高
集積化、高速化を図る方法が提案された。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見い出した。

まず、超電導体の超電導状態と常電導状態との関係につ
いて、第４図（超電導特性図）を用いて説明する。

超電導体は、第４図に示す超電導特性曲線の内側の部分
（斜線部分）においては、超電導状態を保持し、超電導
特性曲線よりも外側の部分においては、超電導状態が破
壊され常電導状態となる。なお、第４図中、Ｈｏは臨界
磁界、Ｔｏは臨界温度、曲ｓＡは超電導特性曲線である
。

次に、前記従来技術では、超電導体をストリップ状態で
配線及びリードを構成しているため、超電導状態が破壊
された場合、前記配線及びリードの抵抗値が大きくなる
ので、高速度半導体装置は、その抵抗による信号伝送遅
延が大きくなり、使用できないという問題があった。

本発明の目的は、半導体装置の高速化を図るこのが可能
な技術を提供することにある。

本発明の他の目的は、配線又はリードに用いられている
超電導体の超電導状態が破壊された状態においても、半
導体装置が使用可能な程度に、配線又はリードの抵抗の
増大を低減することが可能−な技術を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

半導体チップ内の配線又は及びリードを、常電導体と超
電導体の積層体としたものである。

（作　　用） 超電導体と常電導体の積層体である配線又はリードは、
超電導体の遷移温度以下の温度では、超電導体の抵抗値
は零であり、電気信号は超電導体のみに流れるので、前
記超電導体で構成される配線又は及びリードの信号伝送
遅延は低減される。

これにより、半導体装置の高速化を図ることができる。

また、前記積層体の超電導状態が破壊されると、超電導
体は極めて高い抵抗値を有するが、常電導体は低抵抗で
あるので、前記配線又はリードの常電導体にも電気信号
が流れ、常電導体の抵抗値による信号伝送遅延のみが発
生するだけであるので、従来の配線又はリードの信号伝
送速度の状態で半導体装置を使用することができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

［実施例Ｉ］ 第１図は、本発明をＭＩＳＦＥＴに適用した実施例Ｉの
半導体装置の概略構成を示す要部断面図であり、第２図
は、第１図の■−■線で切った要部断面図である。

第１図に示すように、ＭＩＳＦＥＴＱ工、Ｑ２は、ｐ型
半導体基板１、主面を選択的に酸化して形成した素子間
分離絶縁膜２０で電気的に分離されている。

前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１＊　Ｑ　２は、前
記素子間分離絶縁膜２０で周囲を規定された領域におい
て、Ｐ型半導体基板１の主面部に設けられている。

前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｚ−Ｑｚは、ゲート電
極１Ｇ、１１、ゲート絶縁膜２１、ソース領域及びドレ
イン領域である一対のｎ゛型半導体領域２，３、チャネ
ル領域であるｐ型半導体基板１等から構成されている。

前記ゲート電極１０．１１は、例えば堆積した多結晶珪
素膜で構成されている。この多結晶珪素膜には、ｎ型不
純物が導入されている。

前記ゲート絶縁膜２１は、例えば半導体基板１の主面を
酸化して形成した酸化珪素膜で構成されている。

前記ソース領域及びドレイン領域である一対のｎ゛型半
導体領域２，３は、半導体基板１の主面部に、前記ゲー
ト電極１０及び１１の夫々を不純物導入用のマスクとし
て用い、例えばイオン打ち込みによってｎ型不純物を導
入することにより形成されている。

配置１４は、１間Ｍ縁膜２ｚに設けられている接続孔３
０を通して、ＭＩＳＦＥＴＱ、のソース領域及びドレイ
ン領域である一対のｎ°型半導体領域２の一方に接続さ
れている。

配線１５の一端は、前記層間絶縁膜２２に設けられてい
る接続孔３１を通して前記ＭＩＳＦＥＴＱ１のソース領
域及びドレイン領域である一対のｎ°型半導体領域２の
他方に接続されている。また、前記配線１５の他端は、
前記層間絶縁膜２２に設けられている接続孔３２を通し
て、前記ＭＩＳＦＥＴＱ２のゲート電極１１に接続され
ている。

前記配線１４及び１５は、第１図及び第２図に示すよう
に、常電導体！２と超電導体！３の積層体で構成されて
いる。

前記常電導体１２は、例えばアルミニウム等の金属材料
から構成されている。

前記超電導体１３は、例えばＧｅＮｂ、等の超電導材料
から構成されている。前記超電導体１３の形成は、例え
ばスパッタリング法により行う。

このように、超電導体１３と常電導体１２の積層体であ
る配置１４及び１５は、超電導体１３の遷移温度以下の
温度では、超電導体１３の抵抗値は零であり、電気信号
は超電導体１３のみに流れるので、前記超電導体１３で
構成される配線１４及び１５の信号伝送遅延は低減され
る。これにより、半導体装置の高速化を図ることができ
る。

また、前記積層体の超電導状態が破壊されると、超電導
体１３は極めて高い抵抗値を有するが、常電導体１２は
低抵抗であるので、前記配線１４及び１５の常電導体１
２にも電気信号が流れ、常電導体１２の抵抗値による信
号伝送遅延のみが発生するだけであるので、従来の配線
の信号伝送速度の状態で半導体装置を使用することがで
きる。

また、本発明においては、配線１４及び１５を、常電導
体１２と超電導体１３の積層体で構成したことにより、
超電導体１３の遷移温度付近の温度において、超電導状
態が破壊された場合、常電導体１２がバイパスの役目を
果たすので、超電導体１３の遷移温度付近の温度におい
ては、超電導体１３を流れていた電流がバイパスすなわ
ち常電導体１２に流れ、超電導体１３中を流れる電流は
減少する。従って、この電流の減少が、超電導体１３の
遷移温度の付近の臨界磁界すなわち臨界電流になれば、
超電導状態に戻るので、超電導体１３の遷移温度付近の
温度において、超電導状態が何らかの理由で破壊されて
も再度超電導状態に戻して実質的に半導体装置の動作の
継続を図ることもできる。

眉間絶縁膜２２は１例えば堆積した酸化珪素膜で構成さ
れている。

表面保護膜２３は、堆積した酸化珪素膜或いはＰＳＧ（
フォシオ・シリケート・ガラス）膜等で構成されている
。

［実施例■コ 第３図は、本発明の実施例■の配線の構成を示す要部断
面図（第２図に相当する部分）である。

第３図に示すように１本実施例Ｈの半導体装置では、前
記実施例■の配線を下部から常電導体１２Ａ、超電導体
１３Ａ、常電導体１２Ｂ、超電導体１３Ｂ。

常電導体１２Ｃの夫々を順次積層したものを用いたもの
である。

以上実施例■に示した多層体を用いれば、半導ｆ体チッ
プから外部へ信号を伝達するための配線等を接続する際
に、多層体の最上層に常電導体すなわち金属層があるた
め、ボンディングワイヤ等を接続する工程を容易にする
ことができる。従って、この多層体を設ける際に、最上
層に常電導体を設ける必要があるのは、最低限、半導体
チップに配線等を接続する部分だけである。しかし、製
造工程から考えると、基板全面に前述した構成の配線を
配置した方が工程は簡略となる。

また、実施例Ｈにおいては、多層体が５Ｍのものを示し
たが、任意の多層体とすることも可能である。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本実施例においては、ＭＩＳＦＥＴを有する半
導体装置に本発明を適用した例を示したが、バイポーラ
トランジスタを有する半導体装置に適用することも可能
である。

また、ＧａＡｓを有する半導体装置に適用することも可
能である。

また、単体の半導体素子に用いることも可能である。

また、前記実施例においては配線に本発明を適用した例
を示したが、リードに適用することも可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 配線又はリードの信号伝送遅延を低減できるので、半導
体装置の高速化を図°ることかできる。

また、配線又はリードの超電導状態が破壊された状態に
おいても、半導体装置が使用可能な程度に、配線又はリ
ードの抵抗値の増大を低減することができる。

【図面の簡単な説明】

第１図は、本発明をＭＩＳＦＥＴに適用した実施例■の
半導体装置の概略構成を示す要部断面図、第２図は、第
１図のｎ−ｎ線で切った要部断面図、 第３図は、本発明の実施例■の半導体装置の配線の構成
を示す要部断面図、 第４図は、超電導特性図である。 図中、１・・・ｐ型半導体基板、２，３・・・ｎ°型半
導体領域、１０．１１・・・ゲート電極、１ｚ・・・常
電導体、１３・・・超電導体、１４．１５・・・配線、
２１・・・ゲート絶縁膜である。 第２図 ｔ １（＋））　　２０

Claims (1)

【特許請求の範囲】
1. １、半導体チップ内の配線又は及びリードを、常電導体
   と超電導体の積層体としたことを特徴とする半導体装置
   。