JPH0222834A - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法

Info

Publication number
JPH0222834A
JPH0222834A JP63172108A JP17210888A JPH0222834A JP H0222834 A JPH0222834 A JP H0222834A JP 63172108 A JP63172108 A JP 63172108A JP 17210888 A JP17210888 A JP 17210888A JP H0222834 A JPH0222834 A JP H0222834A
Authority
JP
Japan
Prior art keywords
lsi chip
semiconductor element
insulating resin
conductor wiring
curing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63172108A
Other languages
English (en)
Other versions
JPH0671027B2 (ja
Inventor
Hiroaki Fujimoto
博昭 藤本
Kenzo Hatada
畑田 賢造
Takao Ochi
岳雄 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP63172108A priority Critical patent/JPH0671027B2/ja
Publication of JPH0222834A publication Critical patent/JPH0222834A/ja
Publication of JPH0671027B2 publication Critical patent/JPH0671027B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータや、ゲートアレイ等の
多電極、狭ピッチのLSIチップなどの半導体素子の実
装方法に関するものである。
従来の技術 従来の技術を第2図とともに説明する。
まず第2図aに示す様に、ガラスよりなる配線基板21
の導体配線22を有する面に、光硬化性樹脂23を塗布
する。導体配線22は、Or−ムU。
ムl 、ITO等であり、光硬化性樹脂23は、エポキ
シ、アクリル等である。次に、第2図すに示す様に、ム
l、ムU等よりなる突起電極26を有したLSIチップ
24を、突起電極26と導体配線22が一致する様に配
線基板21の光硬化性樹脂23を塗布された領域に設置
し加圧ツール26にてLSIチップ24を加圧する。こ
の時、光硬化性樹脂23は周囲に押し出され、LSIチ
ップ24の突起電極26と導体配線22は電気的に接触
する。またこの時、LSIチップ24は、加圧により、
凹状に弾性変形する。次に、紫外線27を配線基板21
の裏面より照射し、光硬化性樹脂23を硬化する。次に
、第2図Gに示す様に加圧ツール26を解除する。この
時、LSIチップ24は、凹状に弾性変形した状態で配
線基板21に固着されている。
発明が解決しようとする課題 前述した従来の技術では、LSIチップが弾性変形した
状態で、配線基板に固着されている為、次に示す問題が
ある。
(1)LSIチップが変形している為、素子の特性が変
化し、歩留りが低い。
(2)LSIチップには、光硬化性樹脂から、常に剥離
しようとする力が作用している為、高温高湿状態では、
剥離が発生し、信頼性が低い。
課題を解決するための手段 本発明は、LIIチップの加圧時には、光硬化性樹脂の
LSIチップの電極周囲のみを硬化し、その後加圧を解
除しLSIチップの弾性変形を、復帰させた状態で、未
硬化部の光硬化性樹脂を硬化するものである。
すなわち、本発明は、導体配線を有する絶縁性基板の前
記導体配線に絶縁性樹脂を塗布する工程と、前記導体配
線と半導体素子の電極を一致させ前記半導体素子を前記
絶縁性基板の絶縁性樹脂を塗布した領域に設置し加圧し
、前記半導体素子の電極と前記導体配線を接触させる工
程と、前記半導体素子金、前記絶縁性基板に加圧した状
態で、前記絶縁性樹脂の前記半導体素子の電極の周囲の
みを硬化させ前記半導体素子の電極と前記導体配線を電
気的に接続する工程と、前記加圧を解除した後、前記絶
縁性樹脂の未硬化部分を硬化し前記半導体素子を前記絶
縁性基板に固着する工程よりなる半導体素子の実装方法
であり、また導体配線を有する絶縁性基板の前記導体配
線に絶縁性樹脂を塗布する工程と、前記導体配線と半導
体素子の電極を一致させ前記半導体素子を前記絶縁性基
板の絶縁性樹脂を塗布した領域に設置し加圧し、前記半
導体素子の電極と前記導体配線を接触させる工程と、前
記半導体素子を前記絶縁性基板に加圧した状態で、前記
絶縁性樹脂の前記半導体素子の電極の周囲のみを硬化さ
せ前記半導体素子の電極を前記導体配線を電気的に接続
する工程と、前記加圧を解除した後、前記半導体素子の
電極の周囲の前記絶縁性樹脂の硬化方法とは異る硬化方
法により、前記絶縁性樹脂の未硬化部分を硬化し前記半
導体素子を前記絶縁性基板に固着する工程よりなる半導
体素子の実装方法を提供するものである。
作用 LSIチップの変形がない状態で、LSIチップを配線
基板に固着することができるため、半導体素子の特性劣
化がなく、信頼性も高い。
実施例 本発明の一実施例を第1図とともに説明する。
まず第1図1に示す様に、ガラスよりなり、導体配線2
及び、紫外線遮断膜8を有した配線基板1の導体配線2
を含む領域に絶縁性樹脂3を塗布する。配線基板1の厚
みは、0.1〜2.Off程度であり、導体配線2は、
Or−ムU、ムl、ITO等でありその厚みは、0.1
〜1.0μ程度である。紫外線遮断膜8は、導体配線2
が不透明であれば、導体配線2形成時に同時に容易に形
成できる。また、導体配線2がITO等の透明な場合は
、別途、蒸着、印刷等により形成する。絶縁性樹脂3は
、光硬化と常温硬化あるいは光硬化と加熱硬化等の硬化
方法によるものであり、主成分は、エポキシ。
アクリル、ウレタン等である。塗布方法はデイスペンサ
ー、印刷等を用いる。また、絶縁性樹脂3の塗布を、配
線基板2に行ったが、後に、配線基板1に搭載するLS
Iチップ4側に行ってもよい。
次に、第1図すに示す様に、ムU等よりなる突起電極5
を有した、LSIチップ4を、突起電極6と導体配線2
が一致する様に配線基板1の絶縁性樹脂3が塗布された
領域に設置する。突起電極6の厚みは1〜10μm程度
であり、その寸法は、口 3μ 〜50μm程度である。
次に、加圧ツール6にてLSIチップ1を加圧する。こ
の時、絶縁性樹脂3は周囲に押し出され、Lf91チッ
プ4の突起電極6と導体配線2は電気的に接触する。ま
た、この時、LSIチップ4には、LSIチップ4の中
心が最も低くなる様な凹状のそりが生じる。そり量はL
SIチップ4が1011nII0の時、数μ論程度であ
る。次に、LSIチップ4を加圧した状態で、紫外線7
を照射し、絶縁性樹脂3を硬化する。この時、LSIチ
ップ4の中央に位置する絶縁性樹脂3は、紫外線遮断膜
8により硬化されず、突起電極6の周囲のみの絶縁性樹
脂3が硬化される。硬化時間は、紫外線照度が6oO〜
1oOomW/cdのとき、0.6〜1.0秒程度であ
る。
次に第1図Cに示す様に、加圧ツール6を解除する。こ
の時、LSIチップ1の突起電極6と導体配線2は、突
起電極6の周囲のすでに硬化した絶縁性樹脂31Lの硬
化収縮力により、電気的接続を保持した状態となる。ま
た、LSIチップ4の中央部の絶縁性樹脂3bは未硬化
である為、LSIチップ4の加圧時に生じたLSIチッ
プ4のそりはなくなり、フラットな状態となる。次に、
第1図dに示す様に、未硬化部の絶縁性樹脂3bを、加
熱硬化あるいは常温硬化により硬化し、LSIチップ4
を配線基板1に固着する。加熱硬化の場合は、80°C
〜160℃で10分〜30分、常温硬化の場合は、10
分〜3時間程度で硬化する。
なお、膜8として電子線遮断膜を用い、電子線を照射し
て樹脂3を硬化させてもよい。
発明の効果 本発明では、LSIチップの加圧時、つまり、LSIチ
ップにそりが生じている段階では、LSIチップの突起
電極の周囲のみの絶縁性樹脂を硬化し、LSIチップの
加圧を解除し、そりをなくした状態で、全体の絶縁性樹
脂を硬化する為、次に示す効果がある。
(1)LSIチップにそりが生じていない為、素子特性
の変動がなく、歩留りが高い。
(2)LSIチップの応力による絶縁性樹脂へのストレ
スがない為、信頼性が高い。
(3)LSIチップ中央部の硬化前では接着力が非常に
弱くこの時点で電気検査を行うことにより、LSIチッ
プの交換が非常に容易となり、マルチチップ実装時の生
産性が高い。
【図面の簡単な説明】
第1図は本発明の一実施例方法の工程別断面図、第2図
は従来方法の工程別断面図である。 1・・・・・・配線基板、2・・・・・・導体配線、3
・・・・・・絶縁性樹脂、4・・・・・・LSxチップ
、6・・・・・・突起電極、6・・・・・・加圧ツール
、7・・・・・・紫外線、8・・・・・・紫外線遮断膜
。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名!−
−配j&1扱 3−一涜1醸姓1L書 6−刀ユッーν 2ノ

Claims (3)

    【特許請求の範囲】
  1. (1)導体配線を有する絶縁性基板の前記導体配線に絶
    縁性樹脂を塗布する工程と、前記導体配線と半導体素子
    の電極を一致させ前記半導体素子を前記絶縁性基板の絶
    縁性樹脂を塗布した領域に設置し加圧し、前記半導体素
    子の電極と前記導体配線を接触させる工程と、前記半導
    体素子を、前記絶縁性基板に加圧した状態で、前記絶縁
    性樹脂の前記半導体素子の電極の周囲のみを硬化させ前
    記半導体素子の電極と前記導体配線を電気的に接続する
    工程と、前記加圧を解除した後、前記絶縁性樹脂の未硬
    化部分を硬化し前記半導体素子を前記絶縁性基板に固着
    する工程よりなることを特徴とする半導体素子の実装方
    法。
  2. (2)導体配線を有する絶縁性基板の前記導体配線に絶
    縁性樹脂を塗布する工程と、前記導体配線と半導体素子
    の電極を一致させ前記半導体素子を前記絶縁性基板の絶
    縁性樹脂を塗布した領域に設置し加圧し、前記半導体素
    子の電極と前記導体配線を接触させる工程と、前記半導
    体素子を前記絶縁性基板に加圧した状態で、前記絶縁性
    樹脂の前記半導体素子の電極の周囲のみを硬化させ前記
    半導体素子の電極と前記導体配線を電気的に接続する工
    程と、前記加圧を解除した後、前記半導体素子の電極の
    周囲の前記絶縁性樹脂の硬化方法とは異る硬化方法によ
    り、前記絶縁性樹脂の未硬化部分を硬化し前記半導体素
    子を前記絶縁性基板に固着する工程よりなることを特徴
    とする半導体素子の実装方法。
  3. (3)絶縁性基板として、透明絶縁基板の少くとも一主
    面に、半導体素子の電極と相対する導体配線を有し、前
    記半導体素子搭載領域の半導体素子の電極と相対しない
    部分に、紫外線または電子線を遮断する膜を有している
    配線基板を用いることを特徴とする特許請求の範囲第1
    項又は第2項記載の半導体素子の実装方法。
JP63172108A 1988-07-11 1988-07-11 半導体素子の実装方法 Expired - Fee Related JPH0671027B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63172108A JPH0671027B2 (ja) 1988-07-11 1988-07-11 半導体素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63172108A JPH0671027B2 (ja) 1988-07-11 1988-07-11 半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JPH0222834A true JPH0222834A (ja) 1990-01-25
JPH0671027B2 JPH0671027B2 (ja) 1994-09-07

Family

ID=15935701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63172108A Expired - Fee Related JPH0671027B2 (ja) 1988-07-11 1988-07-11 半導体素子の実装方法

Country Status (1)

Country Link
JP (1) JPH0671027B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03290936A (ja) * 1990-03-20 1991-12-20 Sharp Corp 半導体装置の実装方法
JPH0493146U (ja) * 1990-12-25 1992-08-13
JP2008544532A (ja) * 2005-06-24 2008-12-04 ミュールバウアー アーゲー 集積回路の基板への永続的な接続のための方法および装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03290936A (ja) * 1990-03-20 1991-12-20 Sharp Corp 半導体装置の実装方法
JPH0493146U (ja) * 1990-12-25 1992-08-13
JP2008544532A (ja) * 2005-06-24 2008-12-04 ミュールバウアー アーゲー 集積回路の基板への永続的な接続のための方法および装置

Also Published As

Publication number Publication date
JPH0671027B2 (ja) 1994-09-07

Similar Documents

Publication Publication Date Title
US6202299B1 (en) Semiconductor chip connection components with adhesives and methods of making same
JP2833326B2 (ja) 電子部品実装接続体およびその製造方法
JPH05144817A (ja) 電子部品実装接続体およびその製造方法
JPH01160028A (ja) 電極の接続方法
JPH03290936A (ja) 半導体装置の実装方法
JPH0222834A (ja) 半導体素子の実装方法
JP2806348B2 (ja) 半導体素子の実装構造及びその製造方法
JPH07101691B2 (ja) 電極の形成方法
JPS62281360A (ja) 半導体装置の製造方法
JPS62132331A (ja) 半導体装置の製造方法
JPH02285650A (ja) 半導体装置及びその製造方法
JPH0671032B2 (ja) 電子部品の実装装置
JPS62252946A (ja) 半導体装置の製造方法
JP2780499B2 (ja) 半導体装置の実装方法
JPH084101B2 (ja) 半導体装置の製造方法
JP2540963B2 (ja) 半導体装置の製造方法
JPH0228946A (ja) 半導体素子の実装方法
JP3128816B2 (ja) 半導体装置の製造方法
JPS63240036A (ja) 半導体装置の製造方法
JP2841846B2 (ja) Ic半導体素子の接合方法
JP2827565B2 (ja) 半導体装置の製造方法
JP2986636B2 (ja) マルチチップモジュールの実装方法
JPH03290983A (ja) Led表示素子の製造方法
JP2523641B2 (ja) 半導体装置
JP2558512B2 (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees