JPH02187023A - 電極パターン形成方法 - Google Patents
電極パターン形成方法Info
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- JPH02187023A JPH02187023A JP683889A JP683889A JPH02187023A JP H02187023 A JPH02187023 A JP H02187023A JP 683889 A JP683889 A JP 683889A JP 683889 A JP683889 A JP 683889A JP H02187023 A JPH02187023 A JP H02187023A
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- 238000005530 etching Methods 0.000 claims abstract description 12
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法、特にそのレジストパ
ターンの形成方法に関するものである。
ターンの形成方法に関するものである。
第２図（ａ）〜（ｄ）は半導体基板の上にレジストを塗
布しパターン露光を行なってめっきパターンを形成する
従来のレジスタパターン形成方法の各工程を示す断面囚
で、図において、（１）はＧａＡｓ等の半導体基板、（
２）は半導体基板（１）の上面に例えばネガレジストを
塗布しパターン露光・現像を行なうことにより形成され
た下層レジスト、（４）は半導体基板（１）及び下層レ
ジスト（２）の上面へ例えばスパッタリング法などを用
いて形成しためっき電極膜、（５）はめっき電極膜（４
）の上面に例えばネガレジストを塗布しパターン露光・
現像を行なうことにより形成した上層レジスト、（６）
はめっき電極膜（４）の上層レジスト（５）に覆われて
いない部分の上面へ形成しためっき金属を示す。
布しパターン露光を行なってめっきパターンを形成する
従来のレジスタパターン形成方法の各工程を示す断面囚
で、図において、（１）はＧａＡｓ等の半導体基板、（
２）は半導体基板（１）の上面に例えばネガレジストを
塗布しパターン露光・現像を行なうことにより形成され
た下層レジスト、（４）は半導体基板（１）及び下層レ
ジスト（２）の上面へ例えばスパッタリング法などを用
いて形成しためっき電極膜、（５）はめっき電極膜（４
）の上面に例えばネガレジストを塗布しパターン露光・
現像を行なうことにより形成した上層レジスト、（６）
はめっき電極膜（４）の上層レジスト（５）に覆われて
いない部分の上面へ形成しためっき金属を示す。
次に動作について説明する。
まず、第２図（ａ）に示すように、半導体基板（１）例
えばＧａＡｓ基板の上面に下層レジスト（２）を塗布し
、この下層レジスト（２）例えばネガレジストなどを露
光現像することによって所望のパターンを形成する。そ
して、下層レジスト（２）及び半導体基板（１）の上面
へ例えばスパッタリング法などにより、約５０００人程
度の厚さのめつき電極膜（４）を例えばＴｉＡｎなどを
使用して形成する。
えばＧａＡｓ基板の上面に下層レジスト（２）を塗布し
、この下層レジスト（２）例えばネガレジストなどを露
光現像することによって所望のパターンを形成する。そ
して、下層レジスト（２）及び半導体基板（１）の上面
へ例えばスパッタリング法などにより、約５０００人程
度の厚さのめつき電極膜（４）を例えばＴｉＡｎなどを
使用して形成する。
次に第２図（ｂ）に示すように、めっき電極膜（４）の
上面へ上層レジスト（５）（例えばネガレジストなど）
を塗布し、上層レジスト（５）を露光・現像することに
より所望のパターンを形成する。
上面へ上層レジスト（５）（例えばネガレジストなど）
を塗布し、上層レジスト（５）を露光・現像することに
より所望のパターンを形成する。
次に第２１Ｗ（ｃ）に示すように、めっき電極膜（４）
の上層レジスト（５）に覆われていない部分の上面へ、
めっき金属（６）（例えば金など）を電解めっき法によ
り形成する。
の上層レジスト（５）に覆われていない部分の上面へ、
めっき金属（６）（例えば金など）を電解めっき法によ
り形成する。
次に第２図（ｄ）に示すように、上層レジスト（５）、
下層レジスト（２）、めっき電極膜（４）を例えばリフ
トオフ法などを用いて除去し、所望のパターンを形成す
る。
下層レジスト（２）、めっき電極膜（４）を例えばリフ
トオフ法などを用いて除去し、所望のパターンを形成す
る。
従来のレジストパターン形成方法は以上のように形成さ
れていたので、第２図（ｂ）に示すようにめっき金属の
厚みを増やすため上層レジスト及び下層レジストの厚み
を増すと、レジストの解像不良のため、レジストの上面
では所望のめっき幅りを得ていても、底面においてはめ
っき幅がＬ′シか得られず、またレジストの解像度によ
って形成できるめっき金属の厚さに制限があるなどの問
題点があった。
れていたので、第２図（ｂ）に示すようにめっき金属の
厚みを増やすため上層レジスト及び下層レジストの厚み
を増すと、レジストの解像不良のため、レジストの上面
では所望のめっき幅りを得ていても、底面においてはめ
っき幅がＬ′シか得られず、またレジストの解像度によ
って形成できるめっき金属の厚さに制限があるなどの問
題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、厚いレジストを使用することなり、厚いめっ
き金属のパターンを形成する方法を得ることを目的とす
る。
たもので、厚いレジストを使用することなり、厚いめっ
き金属のパターンを形成する方法を得ることを目的とす
る。
この発明に係るレジストパターン形成方法は半導体基板
の上面へ厚くない下層レジストを塗布する工程、前記下
層レジストを所望のパターンに従って霧光・現像する工
程、ｎｕ記上下層レジストマスクとして前記半導体基板
内へＲＩＥ （反応性イオンエツチング）などの異方性
エツチング法により所望の深さの溝を堀る工程、前記下
層レジストの上面及び半導体基板内に堀られた溝の上面
、側面へ、例えはスパッタリング法などによりめっき電
極膜を蒸着する工程、前記めっき電極膜の上面へ厚くな
い上層レジストを塗布する工程、前記上層レジストを露
光・現像する工程、前記めっき電極膜の上層レジストに
覆われていない部分の上面へめっき金属を電解めっき法
を用いて形成する工程、前記上層レジスト、下層レジス
ト、めっき電極膜をリフトオフ法などを用いて除去する
工程を備えたものである。
の上面へ厚くない下層レジストを塗布する工程、前記下
層レジストを所望のパターンに従って霧光・現像する工
程、ｎｕ記上下層レジストマスクとして前記半導体基板
内へＲＩＥ （反応性イオンエツチング）などの異方性
エツチング法により所望の深さの溝を堀る工程、前記下
層レジストの上面及び半導体基板内に堀られた溝の上面
、側面へ、例えはスパッタリング法などによりめっき電
極膜を蒸着する工程、前記めっき電極膜の上面へ厚くな
い上層レジストを塗布する工程、前記上層レジストを露
光・現像する工程、前記めっき電極膜の上層レジストに
覆われていない部分の上面へめっき金属を電解めっき法
を用いて形成する工程、前記上層レジスト、下層レジス
ト、めっき電極膜をリフトオフ法などを用いて除去する
工程を備えたものである。
このｂ明におけるレジストパターン形成方法は半導体基
板上へ下層レジストを塗布・露光・現像した後に、下層
レジストをマスクとしてＲＩＥなどの異方性エツチング
を用いて半導体基板内に溝を堀ったのちに、めっき電極
膜を蒸着しめつき金属のパターンを形成するため、めっ
き金属が前記半導体基板内に埋め込まれた様な状態のめ
っき金属パターンが形成される。
板上へ下層レジストを塗布・露光・現像した後に、下層
レジストをマスクとしてＲＩＥなどの異方性エツチング
を用いて半導体基板内に溝を堀ったのちに、めっき電極
膜を蒸着しめつき金属のパターンを形成するため、めっ
き金属が前記半導体基板内に埋め込まれた様な状態のめ
っき金属パターンが形成される。
以下、この発明の一実施例を図に従って説明する。
ｍ１図（ａ）〜（ｅ）はこの発明のレジストパターン形
成方法の一実施例を示す各工程断面図で、図において、
前記従来のものと同一符号は同一のものを示す、図中、
（３）はＲＩＥ （反応性イオンエツチング）を示す。
成方法の一実施例を示す各工程断面図で、図において、
前記従来のものと同一符号は同一のものを示す、図中、
（３）はＲＩＥ （反応性イオンエツチング）を示す。
次にレジストパターンの形成工程について説明する。
まず第１図（ａ）に示すように、半導体基板（１）例え
ばＧａＡｓ基板上に所望の厚くない、例えば２μｍ程度
の下層レジスト例えばネガレジスト（２）を塗布し、所
望のパターンに従って胸先する。
ばＧａＡｓ基板上に所望の厚くない、例えば２μｍ程度
の下層レジスト例えばネガレジスト（２）を塗布し、所
望のパターンに従って胸先する。
次に第１図（ｂ）に示すように、下層レジスト（２）を
現像したのち、下層レジスト（２）をマスクとして例え
ばＲＩＥ （反応性イオンエララング）などの異方性エ
ツチングにより、所望の深さの例えば１０μｍ程度の溝
を半導体基板（１）内に堀る。
現像したのち、下層レジスト（２）をマスクとして例え
ばＲＩＥ （反応性イオンエララング）などの異方性エ
ツチングにより、所望の深さの例えば１０μｍ程度の溝
を半導体基板（１）内に堀る。
次に第１図（Ｃ）に示すように、下層レジスト（２）上
の上面及び半導体基板（１）内に堀られた溝の側面・上
面へ、めっきＩＩＥ極膜（４）を例えばＴｉＡｎ例えば
スパッタリング法などにより例えば５０００人はど蒸着
したのち、めっき電極膜（４）の上面へ上層レジスト（
５）（例えばネガレジスト）を塗布し露光・現像する。
の上面及び半導体基板（１）内に堀られた溝の側面・上
面へ、めっきＩＩＥ極膜（４）を例えばＴｉＡｎ例えば
スパッタリング法などにより例えば５０００人はど蒸着
したのち、めっき電極膜（４）の上面へ上層レジスト（
５）（例えばネガレジスト）を塗布し露光・現像する。
次に第１因（ｄ）に示すように、めっき電極膜（４）の
上層レジスト（５）Ｉこ覆われていない部分の上面へ、
めっき金属（６）（例えばＡｎ）を１０μｍはど電解め
っき法によりつける。次に下層レジスト（２）、めっき
電極膜（４）、上履レジスト（５ンを側えばりフトオフ
法などによって除去し、パターンを形成する。
上層レジスト（５）Ｉこ覆われていない部分の上面へ、
めっき金属（６）（例えばＡｎ）を１０μｍはど電解め
っき法によりつける。次に下層レジスト（２）、めっき
電極膜（４）、上履レジスト（５ンを側えばりフトオフ
法などによって除去し、パターンを形成する。
ここで第１１１（ｂ）に示すように、ＲＩＥによる異方
性エツチングでは横方向へのエツチングの拡がりが少な
く、良好なプロファイルの溝が形成できるため、溝底部
の幅は、めっきの厚による溝の深さに関係なく設計上の
めっき幅りに合わせることができる。また、使用する下
層レジスト（２）の厚さも、ＲＩＥに耐えうるだけの厚
さがあればよく、めっき厚が厚くとも厚い下層レジスト
（２）を使う必要がない。そのために、めっき金属によ
るパターンを精度よく形成することができる。
性エツチングでは横方向へのエツチングの拡がりが少な
く、良好なプロファイルの溝が形成できるため、溝底部
の幅は、めっきの厚による溝の深さに関係なく設計上の
めっき幅りに合わせることができる。また、使用する下
層レジスト（２）の厚さも、ＲＩＥに耐えうるだけの厚
さがあればよく、めっき厚が厚くとも厚い下層レジスト
（２）を使う必要がない。そのために、めっき金属によ
るパターンを精度よく形成することができる。
また、めっき金属（６ンと半導体基板（１）との接触部
が広くとれるので、熱の発散がしやすいという利点もあ
る。
が広くとれるので、熱の発散がしやすいという利点もあ
る。
なお、上記実施例では半導体基板（１）としてＧａＡｓ
基板を用いた場合を示したが、ＳｉやＩｎＰなとの他の
半導体基板を用いても同様な効果がある。また、下層レ
ジスト（２）、上層レジスト（５）としてネガレジスト
を用いた場合を示したが、どのようなレジストを用いて
もよい。また、半導体基板（１）へのエツチング方法と
してＲＩ Ｅ （３）を用いた場合を示したが、良好な
プロファイルが得られるなら他のエツチング方法を用い
ても同様の効果がある。また、めっき電極膜（４）とし
てＴｉＡｎを、めっき金ｇ （６）としてＭを用いた場
合を示したが、替りにどのような材料を用いてもよい。
基板を用いた場合を示したが、ＳｉやＩｎＰなとの他の
半導体基板を用いても同様な効果がある。また、下層レ
ジスト（２）、上層レジスト（５）としてネガレジスト
を用いた場合を示したが、どのようなレジストを用いて
もよい。また、半導体基板（１）へのエツチング方法と
してＲＩ Ｅ （３）を用いた場合を示したが、良好な
プロファイルが得られるなら他のエツチング方法を用い
ても同様の効果がある。また、めっき電極膜（４）とし
てＴｉＡｎを、めっき金ｇ （６）としてＭを用いた場
合を示したが、替りにどのような材料を用いてもよい。
また、めっぎ電極膜（４）をスパッタリング法により形
成した場合を示したが、良好な膜が形成できるのであれ
ば、他のどの様な方法を用いてもよい。また、下層レジ
スト（２）はＲＩＥに対するマスクとして使用したのち
、めっき電極膜（４）をリフトオフ除去するためのスペ
ーサーとしても使用した場合を示したが、ＲＩ Ｅ （
３）によるエツチング後に除去し、新たに下層レジスト
（２）を塗布・−光・現像して゛もよい。
成した場合を示したが、良好な膜が形成できるのであれ
ば、他のどの様な方法を用いてもよい。また、下層レジ
スト（２）はＲＩＥに対するマスクとして使用したのち
、めっき電極膜（４）をリフトオフ除去するためのスペ
ーサーとしても使用した場合を示したが、ＲＩ Ｅ （
３）によるエツチング後に除去し、新たに下層レジスト
（２）を塗布・−光・現像して゛もよい。
以上のようにこの発明によれば、半導体基板の表面に厚
くない下層レジストを塗布・露光・現像を行なう工程、
下層レジストをマスクとしてエツチングを行ない半導体
基板内に溝を堀る工程、下層レジストの上面及び半導体
基板内の溝の側・上面にめっき電極膜を蒸着し、上層レ
ジストを付けたのち電解メツキによってパターンを形成
するようにしたので、めっき厚に関係なく良好なプロフ
ァイルのめっきパターンが形成でき、熱の発散も行ない
易いなどの効果がある。
くない下層レジストを塗布・露光・現像を行なう工程、
下層レジストをマスクとしてエツチングを行ない半導体
基板内に溝を堀る工程、下層レジストの上面及び半導体
基板内の溝の側・上面にめっき電極膜を蒸着し、上層レ
ジストを付けたのち電解メツキによってパターンを形成
するようにしたので、めっき厚に関係なく良好なプロフ
ァイルのめっきパターンが形成でき、熱の発散も行ない
易いなどの効果がある。
第１図（ａ）〜（ｅ）はこの発明のレジストパターン形
成方法の一実施例を示す各工程断面図、第２図（ａ）〜
（ｄ）は従来のレジストパターン形成方法を示す各工程
断面図である。 図において、（１）は半導体基板、（２）は下層レジス
ト、（３）はｋｌＥ （反応性イオンエツチング） 、
（４）はめっき電極膜、（５）は上層レジスト、（６）
はめっき金属、Ｌは設計上のめっき金属幅を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
成方法の一実施例を示す各工程断面図、第２図（ａ）〜
（ｄ）は従来のレジストパターン形成方法を示す各工程
断面図である。 図において、（１）は半導体基板、（２）は下層レジス
ト、（３）はｋｌＥ （反応性イオンエツチング） 、
（４）はめっき電極膜、（５）は上層レジスト、（６）
はめっき金属、Ｌは設計上のめっき金属幅を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板の表面上に下層レジストを塗布する工程、前
記下層レジストへ所望のパターンに従って露光を行なう
工程、前記下層レジストを現像する工程、前記下層レジ
ストをマスクとしてＲＩＥ（反応性イオンエッチング）
などの異方性エッチングによって前記半導体基板内へ所
望の深さに溝を堀る工程、前記下層レジストの上面及び
溝の上、側面へめっき電極用の金属膜を例えばスパッタ
リング法などによって蒸着させる工程、前記めっき電極
用金属膜上に上層レジストを塗布する工程、前記上層レ
ジストを所望のパターンに従って露光する工程、前記上
層レジストを現像する工程、電解めっき法によって前記
めっき電極膜上にめっき金属を形成する工程とを備えリ
フトオフ法などにより前記下層レジスト、上層レジスト
、めっき電極用金属膜を除去することを特徴とするレジ
ストパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683889A JP2508230B2 (ja) | 1989-01-13 | 1989-01-13 | 電極パタ―ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683889A JP2508230B2 (ja) | 1989-01-13 | 1989-01-13 | 電極パタ―ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187023A true JPH02187023A (ja) | 1990-07-23 |
| JP2508230B2 JP2508230B2 (ja) | 1996-06-19 |
Family
ID=11649382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP683889A Expired - Lifetime JP2508230B2 (ja) | 1989-01-13 | 1989-01-13 | 電極パタ―ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508230B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250673A (ja) * | 1991-01-16 | 1992-09-07 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| JP2015159272A (ja) * | 2014-01-27 | 2015-09-03 | 三菱電機株式会社 | 太陽電池および太陽電池の製造方法 |
-
1989
- 1989-01-13 JP JP683889A patent/JP2508230B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250673A (ja) * | 1991-01-16 | 1992-09-07 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| JP2015159272A (ja) * | 2014-01-27 | 2015-09-03 | 三菱電機株式会社 | 太陽電池および太陽電池の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508230B2 (ja) | 1996-06-19 |
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