JPS5856422A - パタ−ン形成法 - Google Patents

パタ−ン形成法

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Publication number
JPS5856422A
JPS5856422A JP15546581A JP15546581A JPS5856422A JP S5856422 A JPS5856422 A JP S5856422A JP 15546581 A JP15546581 A JP 15546581A JP 15546581 A JP15546581 A JP 15546581A JP S5856422 A JPS5856422 A JP S5856422A
Authority
JP
Japan
Prior art keywords
layer
stencil
stencil layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15546581A
Other languages
English (en)
Inventor
Yoshiaki Mimura
三村 義昭
Junichi Nakano
純一 中野
Masaru Kurosawa
黒沢 賢
Fumihiko Yanagawa
柳川 文彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP15546581A priority Critical patent/JPS5856422A/ja
Publication of JPS5856422A publication Critical patent/JPS5856422A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、所要の基板上に導電柱材、絶縁性材等でなる
層による所望のパターンを形成するパターン形成法の改
良に関し、特に半導体集積回路装置、ジョセフソン集積
回路装置等の半導体層、絶縁層等を所望のパターンに形
成する場合に適用して好適なものである。
斯種パターン形成法として従来、gI図を伴なって以下
述べる方法が提案されている。
即ち、所要の基板1を予め用意しく第1図ム)。
而してその基板1上に、フォトレジスト、電子ビームレ
ジスト等でなるステV Vj&/層2を所望のバターy
に形成する(第1図B)。この場合ステンシル層2は、
その上端縁より外方に延長せるひさし部5を有する。
次にその基板1上のステンシル層2の形成されていない
領域上に、導電性材、絶縁性材等でなるステンシル層2
に比し薄い厚さの層5を。
ステンシル層2上の1層Sと同じ導電性材、絶縁性材等
でなり互層5と同じ厚さでなる層4の形成を同時に伴な
って、基板1の上方側よりの導電性材、絶縁性材の蒸着
、スパッタリング等によって形成する(第1図C)。
次にステンシル層2を、その溶媒を用いて溶去すること
によって、そのステンシル層2を基板1上より除去する
と共#c、これに伴な&1ステンシ・ル層2上の層4を
除去しく第1図D)、斯くて基板1上に層6による所望
のパターン(ステンシル層2とは反転せるパターン)を
形成するという方法が提案されている。
所で斯るパターン形成法の場合、基板1上にステンシル
#2を形成する工程(これ・を以下簡単の為第1の工程
と称す)に於て、そのステンシル層2がひさし部5を有
するものとして形成されているので、第1の工橿后の、
基板1上のステンシル層2の形成されていない領域上に
層Sをステンシル層2上の層4の形成を伴なって形成す
る工程(これを以下簡単の為第2の工程と称す)に於て
1層5がその側面の領域に亘ってステンシル層2に連結
されていない状態に形成される。この為第2の工程后の
、ステンシル層2を、その溶媒を用いて溶去することに
よって、そのステンシル層2を基板1上より除去すると
共に、これに伴ないステンシル層2上の層4を除去する
工程(これを以下簡単の為第5の工程と称す)に於て、
ステンシル層2を1層3に実質的に影響を及ぼすことな
しに基板1上より容易に除去することができる特徴を有
するものである。又この為層5を所期の所望のパターン
で得ることができる特徴を有するものである。
然し乍ら、第1図にて上述せる従来の方法の場合、上述
せる第1の工程に於て、ステンシル層2を、ひさし部5
を有するものとして形成するにつき、基板1上に、光、
電子ビーム等に対して異なる感度を有するフォトレジス
ト、電子ビームレジスト尋でなる2つのレジスト響を積
層形成し1次にその積層体に対し光、電子ビーム等を所
望のパターンを以って照射せしめ、然る后その光、電子
ビーム等の照射された積層体に対し現像処理をなし、斯
くて目的とせる。ひさし部5を有、するステンシル層2
を形成するという方法二基板1上に1つのレジスト層を
形成し1次のその表面部のみを所要の溶媒に浸漬して、
その表面部の光、・電子ビーム等に対する感度を他部と
は異ならしめ1次にその表面部と他部とが、光、1子ビ
ーム等に対して異なる感度を有するレジス)MINE対
し光、電子ビーム等を所望のパターンを以って照射せし
め、然る后その光、電子ビーム等の照射されたレジスト
層に対して現像処理をなし、斯くて目的とせる。ひさし
部5を有するステンシル層2を形成するという方法;基
板1上にステンシル層2に対応するレジストでなるステ
ンシル層とそれとは−周り大きい寸法の所要の材料でな
る層とがそれ等の順に積層されてなる積層体を形成し、
その後者の層の前者のステンシル層の側面より外方に延
長せる部をひさし部2とせる。ステンシル層2を形成す
る方法等がとられているを普通とする・ 然し乍ら、斯る従来の第1の工程に於ける。
何れの方法も、ひさし部5を有するステンシル層2を容
易に形成することができるものとは言い得ないものであ
ったと共に、ひさし部5の突出長を所期の寸法に、黴細
且精度良く得るに大なる困難を伴うものであった。
依って第1図にて上述せる従来の方法の場合。
目的とする層5をナプミクロンオーダの微細パターンに
精度良く形成することができないかできるとしても極め
て困難であったという欠点を有していた。
依って本発明は上述せる欠点のなしに、所要の基板上に
導電性材、絶縁性材等でなる層による所望のパターンを
形成する新規なパターン形成法を提案せんとするもので
、以下詳述する所より明らかとなるであろう。
第2図は本発明によるパターン形成法の実施例を示し、
所要の基板11を予め用意しく第2図人)、而してその
基板11上に、フォトレジスト、電子ビームレジスト等
でナルステンシル層12をそれ自体は公知の方法によっ
て形成する(第2図B)。
次kC1fr<ステンシル層12を形成せる基板11を
1例えば鉛合金でなるホルダ15に配置した状態で、不
活性イオンビーム14を用いたスパッタリング処理によ
り、ステンシル層12のa面にホルダ160表面の材料
(この場合ホルダ15の材料)を主成分とする薄層15
を形成する(第2図C)。この場合不活性イオンビーム
14としてはアルゴンイオンビームを用い得、又不活性
イオンビーム14が基板11.ステンシル層12及びホ
ルダ15の表面に対して垂直に入射するので、基板11
及びステンシル1i112の上面部がホルダ15の上面
部と共に点線図示の如く一部除去されるも、基板11及
びステンシル層12の上面には薄層15と同様の薄層は
形成されないものである。又この場合薄層15は、ホル
ダ13の表面積がステンシル層2の11面の面積に比し
十分大でありさえすれば(実際上十分大となる)短時間
に所要の一定厚さに均一に形成されるものである。
次にステンシル層12に対するエツチング処理により、
ステンシル層12の上面部を例えばα1へα5μm程度
除去して、その上面部を除去せるステンシル層12をス
テンシル層12′として形成すると共に、薄層15をそ
のステンシルl1112’の上面より上方に延長せる上
端部が上遊端に到るに従い外方に彎曲せるひさし部16
を形成している薄層15′として形成して。
ステンシル層12′及び薄層15′によるステンシル層
121を得る(第2図D)。この場合エツチング処理は
酸素グツズ!エツチング処塩とし得る。又薄層15′の
ひさし部16は、ステンシル$12に対するエツチング
処理前に於ては、薄層15の上端部がステンシル層12
にて裏打ちされていた状態より、裏打ちされていない状
態になることにより、その薄層15の上端部が外方に彎
曲することにより形成されるものである。
次に基板11上のステンシル層12#の形成されていな
い領域上に、導電性材、絶縁性材等でなるステンシル層
121に比し薄い厚さの層17を、ステンシル層12#
上の1層17と同じ材料でなり互層17と同じ厚さでな
る層18の形成を同時に伴なって、基板11の上方側よ
りの導電性材、絶縁性材の蒸着、スパッタリング等によ
って形成する(第2図B)。
次にステンシルF112’を、その溶媒を用いて溶去す
ることによって、そのステンシル層12“を基板11上
より除去すると共に、これに伴いステンシル層121上
の層18を除去し。
斯くて基板11上に層17による所望のパターン(ステ
ンシル層121とは反転せるパターン)を形成するlE
Z図F)。
以上が本発明によるパターン形成法の実施例であるが、
斯る方法によれば、基板11のステンシル層12’の形
成されていない領域上に、層17をステンシル層12’
上の層18の形成を伴なって形成する工程に於て、ステ
ンシル層12’ ′tJ5.薄層15′のひさし部16
によるひさし部を有するので、第1図にて上述せる従来
の方法の場合と同様に1層17がその側面の全域に亘っ
てステンシル層12’に連結されていない状態に形成さ
れる。この為ステンシル層12#を、その溶媒を用いて
溶去することによって、そのステンシル層121を基板
11上より除去すると共に、これに伴なってステンシル
層12’上の層18を除去する工程に於て、ステンシル
層12’を、fIIE1図の場合と同様に。
層18に実質的に影響を及ぼすことなしに、基板11上
より容易に除去することができる特徴を有するものであ
る。又この為1層17を、第1図の場合と同様に、所期
の所望のパターンで得ることができる特徴を有するもの
である。
然し乍らgXz図に示す本発明による方法による場合、
ステンシル層12Iをひさしs16を有するものとして
形成するkつき、ステンシル層12#に対応せるステン
シル層12を形成せる基板11を、ホルダ15上に配置
した状態で。
不活性イオンビームを用いたスパッタリング処理をなし
1次でステンシル層12に対するエツチング処理をなす
丈けで、目的とせるひさし部16を有するステンシル層
12#を形成することができるので、そのステンシル層
12#を。
これに対応せる第1図にて上述せる従来のひさし部5を
有するステンシル層2の場合に比し。
容易に形成することができると共に、蒋層15を不活性
イオンビームを用いたスパッタリング処理により、所期
の厚さにn度良く容易に得ることができ、又ステンシル
1112の上面部をエツチング処理により所期の深さに
精度良く容易に除去することができるので、ひさしs1
6の突出長を所期の寸法に、微細且精度良く容易に得る
ことができるものである。
依って第2Wi!Jに示す本発明の方法によれば。
目的とする1117をサブミクリンオーダの微細パター
ンに精度良く形成することが容易にできるという大なる
特徴を有するものである。
又上述せる本発明の方法の場合、ステンシルFi112
IC対するエツチング処理をプラズマエツチング処理と
する場合、そのエツチング処理を反応室内で、その前の
不活性イオンビームを用いたスパッタリング処理に続い
て、連続してなすこともできる特徴も併せ有するもので
ある。
尚上述に於ては本発明の一例を示したに留まり、薄層1
5を得る為の不活性イオンビームを用いたスパッタリン
グ処理の王権に於けるホルダ15.不活性イオンビーム
、ステンシル層12に対するエツチング処理等も上側に
限らず種々の変型変更をなし得るであろう。
【図面の簡単な説明】
第1図人〜Dは従来のパターン形成法を示すその順次の
工程に於ける路線的断面図i図、第2図人〜Fは本発明
によるパターン形成法の実施例を示すその順次の工程に
於ける路線的断面図である・ 図中1及び11は基板、2,12.12′。 及び12’はステンシル11.5,4.17及び18は
Jll、5及び16はひさし、15はホルダ。 14は不活性イオンビーム、15及び15′は薄層を夫
々示す・ 出願人 日本電信電話会社

Claims (1)

  1. 【特許請求の範囲】 所要の基板上に所望のパターンを有するステンシル層を
    第1のステンシル層として形成する工程と。 上記第1のステンシル層を形成せる上記基板をホルダ上
    に配置した状態で、不活性イオyビーム’f−用&’だ
    スパッタリング処理により、上記第1のステンシル層の
    側面に上記ホルダの表面の材料を主成分とする薄層を第
    10薄Iとして形成する工程と。 上記第1のステンシル層に対するエツチング処理により
    、上記第1のステンシル層の上面部を除去して当該上面
    部を除去せる第1のステンシル層を第2のステンシル層
    として形成すると共に、上記第1の薄層をその上記11
    E2のステンシル層の上面より上方に延長せる上端部が
    上遊端に到るに従い外方に彎曲せるひさし部を形成して
    いる第2の薄層として形成して、上記第2のステンシル
    層及び上記第2の薄層による第5のステンシル層を得る
    工程と。 上記基板上の上記第5のステンシル層の形成されていな
    い領域上に所要の第1の層を、上記aI5のステンシル
    層上のta2の層の形成を伴なって形成する工程と。 上記第3のステンシル1を溶去することによって、当g
    *rit、sのステンシル層を上記基板上より除去する
    と共にこれに伴い上記第2の層を除去する工程とを含ん
    で、上記第1の層による所望のパターンを形成する事を
    特徴とするパターン形成法。
JP15546581A 1981-09-30 1981-09-30 パタ−ン形成法 Pending JPS5856422A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165241U (ja) * 1979-05-14 1980-11-27
JPS60102642U (ja) * 1983-12-16 1985-07-12 株式会社島津製作所 振動式荷重センサ
WO1995029505A1 (fr) * 1994-04-27 1995-11-02 Hitachi, Ltd. Procede et dispositif d'implantation ionique

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165241U (ja) * 1979-05-14 1980-11-27
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WO1995029505A1 (fr) * 1994-04-27 1995-11-02 Hitachi, Ltd. Procede et dispositif d'implantation ionique

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