JPH02181925A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02181925A JPH02181925A JP160389A JP160389A JPH02181925A JP H02181925 A JPH02181925 A JP H02181925A JP 160389 A JP160389 A JP 160389A JP 160389 A JP160389 A JP 160389A JP H02181925 A JPH02181925 A JP H02181925A
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- semiconductor element
- semiconductor device
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000002161 passivation Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は基板上にトランジスタなどの半導体素子が形
成された半導体装置に関するものである。
成された半導体装置に関するものである。
第６図は従来の半導体装置を示す断面図であり、図にお
いて、（１）はシリコンやガリウムヒ素などの基板、！
２１は基板（１）上に形成されたトランジスタなどの半
導体素子、（３）は基板（１）および半導体素子（２）
を被うパッシベーション膜で、半導体素子（２］を被う
素子被覆部−）とこれに連なって半導体素子（２１の周
辺に延在し、基板（１）を被う延在部ｆ５］とから成っ
ている。
いて、（１）はシリコンやガリウムヒ素などの基板、！
２１は基板（１）上に形成されたトランジスタなどの半
導体素子、（３）は基板（１）および半導体素子（２）
を被うパッシベーション膜で、半導体素子（２］を被う
素子被覆部−）とこれに連なって半導体素子（２１の周
辺に延在し、基板（１）を被う延在部ｆ５］とから成っ
ている。
上記のような半導体装置においては、パッシベーション
膜（３）の素子被覆部（イ）で主要部分である半導体素
子（２１を被い、更にその周辺に延びた延在部ｆ５１で
基板（１）を被ってこれに密着固定することにより、半
導体素子（２）への湿気の侵入を防止して、半導体装置
の信頼性を向上させている。
膜（３）の素子被覆部（イ）で主要部分である半導体素
子（２１を被い、更にその周辺に延びた延在部ｆ５１で
基板（１）を被ってこれに密着固定することにより、半
導体素子（２）への湿気の侵入を防止して、半導体装置
の信頼性を向上させている。
従来の半導体装置は以上のように構成されていて、パッ
シベーション膜の延在部と基板の境界面が平坦であるの
で、半導体装置の受ける湿度変化と各部分の熱膨張係数
の差により上記境界面に応力が生じ、これが繰り返され
た結果、延在部が基板から剥離したり、あるいは、延在
部が湿気に触れてその外周部分の境界から剥離を引き起
こしながら湿気が侵入していくことがあるなどの問題点
があった。
シベーション膜の延在部と基板の境界面が平坦であるの
で、半導体装置の受ける湿度変化と各部分の熱膨張係数
の差により上記境界面に応力が生じ、これが繰り返され
た結果、延在部が基板から剥離したり、あるいは、延在
部が湿気に触れてその外周部分の境界から剥離を引き起
こしながら湿気が侵入していくことがあるなどの問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体素子への湿気の侵入を抑制できる半導
体装置を得ることを目的とする。
たもので、半導体素子への湿気の侵入を抑制できる半導
体装置を得ることを目的とする。
この発明に係る半導体装置は、パッシベーション膜の延
在部が被う部分の基板上に凹部または凸部を設けて、こ
れらと延在部が係合するようにしたものである。
在部が被う部分の基板上に凹部または凸部を設けて、こ
れらと延在部が係合するようにしたものである。
この発明における半導体装置は、パッシベーション膜の
延在部が被う部分の基板上に設けられた凹部または凸部
と延在部とが係合することにより、延在部が基板に密着
固定される面積が大きくなり、また、その密着固定面は
単純な平坦面ではなく入り組んだ複雑な形状となるので
、延在部が基板から剥離しにくくなる。
延在部が被う部分の基板上に設けられた凹部または凸部
と延在部とが係合することにより、延在部が基板に密着
固定される面積が大きくなり、また、その密着固定面は
単純な平坦面ではなく入り組んだ複雑な形状となるので
、延在部が基板から剥離しにくくなる。
〔発明の実施例〕
以下この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置を示す断
面図であり、図において、（１）〜（５１は第６図と同
様であるので説明を省略する。（６）は延在部（５）が
被う部分の基板（１）上にエツチング等により形成され
た凹部で、半導体素子（２をとり囲む全周にわたって溝
状に設けられている。延在部（５）は凹部（６）にはま
り込む形でこれと係合している。
面図であり、図において、（１）〜（５１は第６図と同
様であるので説明を省略する。（６）は延在部（５）が
被う部分の基板（１）上にエツチング等により形成され
た凹部で、半導体素子（２をとり囲む全周にわたって溝
状に設けられている。延在部（５）は凹部（６）にはま
り込む形でこれと係合している。
このような半導体装置では、延在部（５）が基板（１）
に密着固定される面積が凹部（６）のために大きくなり
、かつ、その密着固定面は段差のある複雑な形状となる
ので、延在部口が基板（］）から剥離しにくくなる。
に密着固定される面積が凹部（６）のために大きくなり
、かつ、その密着固定面は段差のある複雑な形状となる
ので、延在部口が基板（］）から剥離しにくくなる。
第２図はこの発明の他の実施例による半導体装置を示す
断面図で、第１図の場合と類似であるが、凹部（６）の
代わりに凸部（７）が半導体素子（２）をとり囲む全周
にわたって堤防状に設けられている。凸部ｍの形成は金
属などの材料を蒸着等により付着させて行ってもよいし
、また、半導体装Ｔ−ｆ２１がメサ形の場合はメサ形成
時に基板（１）に凸部口を残すようにしてもよい。延在
部［５１は凸部口に密着してこれを被っているので、第
１図の場合と同様の効果がある。
断面図で、第１図の場合と類似であるが、凹部（６）の
代わりに凸部（７）が半導体素子（２）をとり囲む全周
にわたって堤防状に設けられている。凸部ｍの形成は金
属などの材料を蒸着等により付着させて行ってもよいし
、また、半導体装Ｔ−ｆ２１がメサ形の場合はメサ形成
時に基板（１）に凸部口を残すようにしてもよい。延在
部［５１は凸部口に密着してこれを被っているので、第
１図の場合と同様の効果がある。
なお、上記実施例では１本の溝状の凹部（６）または１
本の堤防状の凸部（７）を設けたが、第３図、第４図の
ようにこれらを複数本にしてもよく、また、第５図のよ
うに凹部（６）と凸部（７）を組合わせて設けてもよい
、更に、凹部や凸部を円筒状または半球状などの窪みや
突起にして多数設け、半導体素子（２）をとり囲むよう
に配置してもよい。
本の堤防状の凸部（７）を設けたが、第３図、第４図の
ようにこれらを複数本にしてもよく、また、第５図のよ
うに凹部（６）と凸部（７）を組合わせて設けてもよい
、更に、凹部や凸部を円筒状または半球状などの窪みや
突起にして多数設け、半導体素子（２）をとり囲むよう
に配置してもよい。
以上のようにこの発明によれば、パッシベーション膜の
延在部が被う部分の基板上に凹部または凸部を設けて、
これらと延在部が係合するように構成したので、延在部
が基板に密着固定される面積が大きくなり、また、その
密着固定面は複雑な形状となるので、延在部が基板から
剥離しにくくなる効果がある。
延在部が被う部分の基板上に凹部または凸部を設けて、
これらと延在部が係合するように構成したので、延在部
が基板に密着固定される面積が大きくなり、また、その
密着固定面は複雑な形状となるので、延在部が基板から
剥離しにくくなる効果がある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図〜第５図はそれぞれこの発明の他の実施例
による半導体装置を示す断面図、第６図は従来の半導体
装置を示す断面図である。 図において、（１）は基板、（２１は半導体素子、（３
）はパッシベーション膜、い）は素子被覆部、（５）は
延在部、（６）は凹部、（７）は凸部である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図 第２図 凸部 第３図 第４図 第５図 第６図
面図、第２図〜第５図はそれぞれこの発明の他の実施例
による半導体装置を示す断面図、第６図は従来の半導体
装置を示す断面図である。 図において、（１）は基板、（２１は半導体素子、（３
）はパッシベーション膜、い）は素子被覆部、（５）は
延在部、（６）は凹部、（７）は凸部である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図 第２図 凸部 第３図 第４図 第５図 第６図
Claims (1)
- 基板上に形成された半導体素子、この半導体素子を被う
素子被覆部と上記半導体素子の周辺に延在して上記基板
を被う延在部とから一体的に成るパッシベーション膜を
備えたものにおいて、延在部が被う部分の基板上に凹部
または凸部を設けてこれらと延在部が係合するようにし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP160389A JPH02181925A (ja) | 1989-01-07 | 1989-01-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP160389A JPH02181925A (ja) | 1989-01-07 | 1989-01-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181925A true JPH02181925A (ja) | 1990-07-16 |
Family
ID=11506079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP160389A Pending JPH02181925A (ja) | 1989-01-07 | 1989-01-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453787A2 (en) * | 1990-03-23 | 1991-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device having an insulating film |
| EP0856886A1 (en) * | 1997-01-31 | 1998-08-05 | STMicroelectronics S.r.l. | Process for forming an edge structure to seal integrated electronic devices, and corresponding device |
-
1989
- 1989-01-07 JP JP160389A patent/JPH02181925A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453787A2 (en) * | 1990-03-23 | 1991-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device having an insulating film |
| US5296745A (en) * | 1990-03-23 | 1994-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device having a moisture barrier around periphery of device |
| EP0856886A1 (en) * | 1997-01-31 | 1998-08-05 | STMicroelectronics S.r.l. | Process for forming an edge structure to seal integrated electronic devices, and corresponding device |
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