JPH021478B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は通信デイジタル・スイツチブロツクに
関し、特に通信システムにおけるスイツチブロツ
クの制御回路に関する。 現在使用されているデイジタル・スイツチブロ
ツクは、大規模集積回路技術の変化にともない経
済的でなくなつた。製造および保守についての費
用削減の要求、信頼性改善の要求と共にスイツチ
ブロツクの処理量改善の要求が常にある。 デイジタル・スイツチブロツクは、多数のデイ
ジタルスイツチング（交換）モジユールで構成さ
れ、各モジユールは空間−時間−空間形式でデイ
ジタルPMC（スイツチング）交換を実行するLSI
装置として構成される。このモジユールは単一方
向の動作を行ない、入力チヤネルから出力チヤネ
ルへのデイジタル符号化音声を切換えることがで
きる。モジユールはその入力インターフエースに
おける並列または直列動作の組み合わせが可能な
ようにプログラムされることができる。入力チヤ
ネルから出力チヤネルへのスイツチング（切換
え）の構成は、モジユール内に保持され、直列制
御インターフエースによつて送られるメツセージ
によつて変更することができる。デイジタルスイ
ツチング（交換）モジユールのさらに詳細な説明
は英国特許出願第2083319A号明細書に開示され
ている。 本発明の目的は動作の信頼性を改善すると共に
費用効果よく処理量の改善を行なうことのできる
デイジタル・スイツチブロツクを提供することで
ある。 本発明によるデイジタル・スイツチブロツクは
複数のプロセツサ・クラスタを含む通信装置に使
用され、該プロセツサ・クラスタは直列構成で接
続された複数のコントローラと周辺インターフエ
ース・バツフアを介して通信し、該プロセツサ・
クラスタはさらに、デイジタル・スイツチブロツ
クと通信し、該スイツチブロツクはPMC伝送入
力チヤネルに接続された複数の受信デイジタル交
換モジユールおよびPMC伝送出力チヤネルに接
続された複数の送信デイジタル交換モジユールを
含んでおり、前記受信および送信デイジタル交換
モジユールは、全てのコントローラが接続されて
いる複数の中央デイジタル交換モジユールによつ
て相互接続され、受信デイジタル交換モジユール
および送信デイジタル交換モジユール間の相互接
続は、全てのデイジタル交換モジユールの現状態
を表わし、デイジタル・スイツチブロツクを通る
接続経路を検出するコントローラ中に貯えられた
複数の制御スイツチ状態を使用して中央デイジタ
ル交換モジユールによつて設定されるものであ
る。 以下、図面を参照しながら本発明を詳細に説明
する。 第１図を参照すると、一対の外部デイジタル交
換モジユール（DSM）が二組すなわちRx DSM
ＸおよびTx DSM ＸとRx DSM ＹおよびTx
DSM Ｙが中央デイジタル交換モジユールDSM
と共に示されている。各外部デイジタル交換モジ
ユールDSMおよび各中央デイジタル交換モジユ
ールDSM間には８つの音声チヤネルが存在し、
全部で512個の音声チヤネルがある。これらのチ
ヤネルはスロツトとして知られている。１つのス
ロツトによりパルス符号変調チヤネルPCM CH
（RxまたはRy）のデータが中央デイジタル交換
モジユールDSMに伝送されあるいは中央デイジ
タル交換モジユールから伝送される。パルス符号
変調チヤネルPCM CHは、それが接続されてい
る外部デイジタル交換モジユールDSMのスロツ
トを使用するだけである。 第２図を参照すると、PCMチヤネルＡすなわ
ちPCM CHAおよびPCMチヤネルＢすなわち
CH Ｂ間に設定されるデユプツクス経路が示さ
れている。全部で６個のデイジタル交換モジユー
ルが第２図には含まれている。スロツトｘ，x′，
ｙ，y′は、ｘおよびｙが、またx′およびy′が中央
デイジタル交換モジユールでつながるように選択
されなければならない。 ４個のスロツトは任意であり、制御系は上記２
つの条件を満足するようなスロツトを見つけなけ
ればならない。この制御系プロセスは経路サーチ
として知られる。 極めて簡単化して経路サーチを速めるために、
デユプレツクス経路を形成する各シンプレツクス
経路がお互いの間で一定関係を保つように構成さ
れる。この簡単化はRx外部デイジタル交換モジ
ユールのスロツトを、それと対をなすTx外部デ
イジタル交換モジユールのスロツトと一対一の対
応付けを行なうことによつて実現される。この一
対一の対応関係はデユプレツクス経路の相関機能
として知られているものである。これは、対応す
るRx外部デイジタル交換モジユールのスロツト
が空いているとき、Tx外部デイジタル交換モジ
ユールのスロツトの使用可能性を保証するもので
ある。こうしてデユプレツクス経路の一方向が形
成されると、逆方向の接続も行なわれる。 ２つのスロツトｘおよびx′は、１つのデユプレ
ツクス経路を形成する２つの異なるシンプレツク
ス経路の第１および第２の半分である。デユプレ
ツクス経路の相関機能を使用することにより経路
サーチは２つの空きRxスロツト（例えば、第２
図のｘおよびｙ）を見つけることになる。次に、
デユプレツクス経路は、デユプレツクス経路の相
関機能に関連して選択される経路x′およびy′によ
つて保証される。 制御系はスイツチにおける呼出しを設定するた
めに２つの操作を実行しなければならない。 操作： スイツチ要求を受信すると、制御系はスイツチ
状態を検査し、デユプレツクス経路を形成する４
個のスロツトを見つけなければならない。 操作： 経路を設定するためにデイジタル交換モジユー
ル用の６つのコマンドを組み合わせて出力しなけ
ればならない。（他の付随のコマンドもあるけれ
ども、ここでは説明しない。）操作は制御スイ
ツチの状態マツプを使用することによつて実行さ
れる。 スイツチ・マツプを使用することによりスイツ
チ状態の検査および経路サーチの両方を数百μsで
実行することができる。 デユプレツクス経路の相関機能によつて、Rx
外部デイジタル交換モジユールおよびそれに対応
するTx外部デイジタル交換モジユールのマツプ
はほぼ同一であるからそれらは１つのグループの
マツプに組み入れられる。このグループ内には全
部で３つのマツプがある。 要約ビツト・マツプ PCMチヤネル順序マツプ スロツト順序マツプ 中央デイジタル交換モジユールの状態は外部デ
イジタル交換モジユールの状態から推定し得るか
らそれらのマツプはない。 要約ビツト・マツプ 各RxおよびTxのデイジタル交換モジユールの
対について１つの要約ビツト・マツプがある。こ
れは、これらのデイジタル交換モジユールおよび
中央デイジタル交換モジユール間のルートの使用
中または空き状態を最も簡単な形式で示す。各中
央デイジタル交換モジユールに至るルートについ
て１つの要約ビツトがある。このビツトは、使用
できる中央デイジタル交換モジユールスロツトが
なければ使用中（ビジー）にセツトされ、さもな
ければ空きにセツトされる。 64個の中央デイジタル交換モジユールがあるか
ら64個の要約ビツトがある。64個の要約ビツトは
このRxおよびTxデイジタル交換モジユール対に
対する要約ビツト・マツプとなる。 要約ビツト・マツプは経路サーチを実行するた
めに使用される。２個のRxおよびTxデイジタル
交換モジユール対の要約ビツト・マツプが比較さ
れ、経路は、第３図に示されるように、空きの状
態にある対応の中央デイジタル交換モジユールに
よつて与えられる。 PCMデイジタル交換モジユール順序マツプ ３つの情報項目が、第４図に示されるように
各PCMチヤネル・ロケーシヨンに貯えられる。 ａ PCMチヤネルが使用中であることを示す
使用中（ビジー）ビツト ｂ PCMチヤネルが使用中のスロツト ｃ もう１つの経路がPCMチヤネルに接続さ
れると、経路の競合が生ずる可能性のあるこ
とを示す経路競合ビツト 経路競合ビツトは全ての経路が完全に作動さ
れている場合、使用中ビツトに等しい。１入力
から幾つかの出力チヤネルに伝送する多重接続
の機能がチヤネルに組み込まれる場合にのみ両
方のビツトが必要となる。そのような場合に
は、いくつかの経路が予約され（例えば、タイ
ムスロツト16ボツクスへの帰路）、使用中（使
用中ビツトがセツトされている）のPCMチヤ
ネルおよび経路競合の可能性（経路競合ビツト
がセツトされている）とを区別をすることが必
要となる。 スロツト順序マツプ スロツト・ロケーシヨン毎に、第５図に示さ
れるように５つの情報項目が貯えられる。 ａ スロツトが使用中であることを示す使用中
ビツト ｂ スロツトを使用しているPCMチヤネル ｃ 経路の他端に接続されたPCMチヤネル ｄ 往復経路が予約または作動されたことを示
す２つの予約ビツト ｅ リンク・リスト（多重接続および伝送のた
めにのみ使用される） コントローラのデータ領域中のスイツチ・マ
ツプは自由に変更可能であり、トレース要求を
簡単化するために、例えば予約ビツトの追加を
実行することができる。マツプはスイツチ・ア
ーキテクチヤが収容できるなら新しい機能を導
入するために再構成することができ、あるいは
機能のどれかが必要でないなら簡単化すること
ができる。マツプの記憶方法を調整することに
よつて処理の簡単化と高速化を実現することが
できる。この方法は、例えば、経路サーチのア
ルゴリズムおよびパツキング・アルゴリズムに
使用することができる。 スイツチ・マツプの保護はコントローラの保
護によつて与えられる。コントローラは三重化
され、スイツチ・マツプ中の単一の誤りでは制
御系が誤動作することはない。さらにスイツ
チ・マツプ中の如何なる誤りも、要求が誤り領
域を含んで実行されると多数決回路で検出され
る。 これらのスイツチ・マツプを使用すると、ス
イツチの状態情報が中央に集められ、処理が簡
単化され、付随する処理オーバーヘツドを伴う
デイジタル交換モジユールからの問合せが取り
除かれるので処理時間が短くなる。 スイツチ構成で割合ておよびクリア要求のた
まの概算処理時間は典型的には次の通りであ
る。 割当て要求＝1.2ｍｓ クリア要求＝0.8ｍｓ これらの数値は多重コントローラ構成の場合
のものである。これらの値は単一のコントロー
ラの場合もう少し小さい値となる。 通信ネツトワークの制御系 第６図は制御系をさらに詳細に示す。 最大のシステムでは４台のコントローラがあ
り、また８個のプロセツサ・クラスターがあり、
各クラスターはコントローラとメツセージの送受
を行なうことのできる周辺インターフエース・バ
ツフアPIBを有する。 通信ネツトワークのコントローラースイツチブロ
ツク 第７図はコントローラとスイツチブロツクとの
通信方法を示す。どのコントローラも中央モジユ
ールのいずれとも直接メツセージの送受をするこ
とができる。外部デイジタル交換モジユールへの
メツセージは中央段のトランキングを通つて、フ
レーム開始ワイヤで送られる。外部デイジタル交
換モジユールからのメツセージはこのルートを逆
にたどる。通信回線は双方向性であるけれどもフ
レーム開始ワイヤは単一方向性である。実際、中
央モジユールから外部モジユールへのメツセージ
は中央モジユールから出て行くフレーム開始ワイ
ヤで伝送され、外部モジユールから中央モジユー
ルへのメツセージは入つてくるフレーム開始ワイ
ヤで伝送される。 経路サーチ中の競合 １つ以上のコントローラが外部デイジタル交換
モジユールのどれか１つの要約ビツト・マツプに
対して読出し／書込みアクセスを行なう。２台の
コントローラが同時に同一のスロツトを選択する
ことは許可されない。これを防止するため、ある
任意の時間において１台のコントローラだけが、
割当てを実行するための読出し／書込みアクセス
を行なうことができる。さらに、コントローラは
所定のマツプ・セツトを管理するコントローラ中
のソフトウエアによる“ロツク”によつてアクセ
スできないようにされる。この“ロツク”は要約
ビツト・マツプが割当てのために使用中であれば
セツトされ、要約ビツト・マツプが戻されるとリ
セツトされる。コントローラがある割当てのため
に要約ビツト・マツプを使用したい場合には何時
も最初にその使用可能性がチエツクされる。 要約ビツト・マツプのロツクアツプ 要約ビツトに関するソフトウエアによる“ロツ
ク”によつてさらに問題が生ずる。同一の２つの
デイジタル交換モジユール間で割当て要求を実行
する２台のコントローラはそれぞれ２つのデイジ
タル交換モジユールの一方のみの要約ビツト・マ
ツプを得てロツクしてしまう。各コントローラは
一方の要約ビツト・マツプに対して読出し／書込
みアクセスを行ない、経路サーチを開始しようと
して他方のマツプの解除を待つ。どちらも解除し
なければ、要約ビツト・マツプは何時までも使用
することができない。この問題例は特定の優先順
位でのみ要約ビツト・マツプを得ることができる
ようにすることによつて解決される。例えば、最
高の番号が付与されているデイジタル交換モジユ
ールの要約ビツト・マツプが最初に得られるよう
にする。最高の優先順位の要約ビツト・マツプが
得られた後にのみ、コントローラは第２番号のマ
ツプをアクセスすることができる。再び第８図を
参照すると、コントローラ１は、デイジタル交換
モジユールＡに対する要約ビツトを有し、デイジ
タル交換モジユールＢに対する要約ビツトを要求
している。コントローラ２はデイジタル交換モジ
ユールＢに対する要約ビツトを有し、デイジタル
交換モジユールＡに対する要約ビツトを要求して
いる。これはロツク・アツプ状態である。ロツ
ク・アツプを防ぐために、コントローラ１がアク
セスに成功し、続いてデイジタル交換モジユール
Ｂに対する要約ビツトを要求し、一方コントロー
ラ２はデイジタル交換モジユールＡの解除を待つ
ことを仮定して、両方のコントローラは最初にデ
イジタル交換モジユールＡの要約ビツトを要求す
る。このことが第８図に示されている。 割当てメツセージのシーケンスをできるだけ短
くするために、割当てスイツチ要求は、プロセツ
サ・クラスターによつて局部的に最高の優先順位
のマツプを保持する最高番号のデイジタル交換モ
ジユールを管理するコントローラに伝達される。 一様に分散された割当て処理ロード（処理負
荷）を得るために、高番号および低番号のデイジ
タル交換モジユールはコントローラ間で等しく分
配される。 制御操作が、割当て要求およびクリア要求が多
重コントローラ・システムで如何に実行されるか
を示す第９図−第１６図のフロー・メツセージ・
シーケンスに示されている。 メツセージ／フロー・チヤートを使用すること
により、第１７図および第１８図に示されるよう
なメツセージ・フロー・ダイヤグラムが、単一コ
ントローラおよび２台のコントローラ・システム
についてそれぞれ得られる。数値は秒当り1000の
スイツチ要求についてコントローラに出入りする
平均のメツセージ数を示す。メツセージを分解す
ることによつて必要な通信帯域幅の概算値が得ら
れる。 コントローラの命令時間の概算値によつて２つ
のシステムの処理能力の比較が行なわれ、非常に
高い処理能力は多重コントローラを使用すること
によつて実現できる。

【表】

【表】

【表】 メツセージ帯域幅 メツセージ構造は表１に示されている。その長
さの概算値は各メツセージに対するものであり、
これらの値によつて入力および出力の２つのシス
テムで必要とされる帯域幅が計算される。 単一コントローラ系 メツセージ入力：10³×８×16ビツト／sec＝1.28
×10⁵ビツト／sec メツセージ出力：10³×８×16＋２×10³×４×16
＋２×10³×６×16＋１×10³×６×16＋10³×
４×16＝6.72×10⁵ビツト／sec ２台のコントローラ系 １台のコントローラについて メツセージ入力：250×８×16＋250×８×16＋
125×８×16＋125×10×16＋125×８×16＋125
×８×16＝1.32×10⁵ビツト／sec メツセージ出力：10³×４×16＋10³×６×16＋
500×６×16＋500×４×16＋125×６＋125×10
×16＋125×８×16＋125×６×16＋250×８×
16＋250×８×16＝3.64×10⁵ビツト／sec これらの値は、コントローラへのメツセージ帯
域幅は各システムについて大体同じであり、コン
トローラからのメツセージ帯域幅は単一コントロ
ーラからの帯域幅の半分よりも少し大きい。 さらに多くのコントローラがシステムに追加さ
れると、コントローラへのまたコントローラから
の帯域幅は減少する。 コントローラへのインターフエースおよびコン
トローラからのインターフエースは2Mb／ｓで
動作し、多重コントローラ構成の場合、使用帯域
幅の大きさは使用可能な帯域幅の20％程度であ
る。 コントローラを通るメツセージ・フロー 第１７図および第１８図は単一コントローラお
よび２台のコントローラ・システムにおけるメツ
セージの流れを示す。２台のコントローラ・シス
テムのためのメツセージの分解はメツセージ・フ
ローチヤートから得られる。 単一コントローラ・システムの処理量 Ａは割当てスイツチ要求のための平均サービス
時間をｍｓで表わしたものとする。 Ｃはクリア・スイツチ要求のための平均サービ
ス時間をｍｓで表わしたものとする。 絶対最大処理量は、割当ておよびクリア要求が
長時間に亘つて１：１の比であるとすれば、
2000／Ａ＋Ｃ要求／secで与えられる。 単一コントローラの場合、処理時間は次のよう
に概算される。 Ａ＝1.1ｍｓ、Ｃ＝0.7ｍｓ 絶対最大処理量は約1100要求／secである。 ２台のコントローラ・システム 表２は、第１８図において通過する各種メツセ
ージに対する概算サービス時間を示し、２台のコ
ントローラ・システムにおける制御メツセージに
対する平均サービス時間を示す。

【表】

【表】 メツセージ当りの平均サービス時間は約480μs
で、絶対最大処理量は約2100要求／secである。 多重コントローラ・システムによつて非常に大
きい処理量の得られることが明らかである。 単一コントローラおよび多重コントローラ・シス
テムの応答および処理量の比較 制御トラヒツク量はスイツチに対する仕事およ
びスイツチが可能な平均サービス時間の比で定義
される。 この量によつて制御トラヒツク量の絶対最大処
理量が決定される。 絶対最大処理量は正規の作業に対してＰ＝１お
よびＰ＜１で与えられる。 制御トラヒツク量がシステム内のコントローラ
の数に大体逆比例するとすれば、多重コントロー
ラ・システムによつて高い処理量が得られる。 応答時間に影響を与える３つの主な要因があ
る。 処理時間 無視しうる程度のメツセージ伝送時間 待ちオーバーヘツド 待ちオーバーヘツドは制御トラヒツク量Ｐによ
つて主に決定され、単一コントローラ・システム
の場合については第１９図に、また多重コントロ
ーラ・システムについては第２０図に示されてい
る。 単一コントローラの場合のメツセージはトラヒ
ツク量Ｐの待ち行列において一回だて待つ。多重
コントローラ・システムにおける割当ておよびク
リアについての待ち順序は番号の付された矢印で
示される。 両方の要求メツセージに対してトラヒツク量
Ｐ／ｍの待ち行列において３回だけ待たされる。 低要求速度の場合、待ちオーバーヘツド、従つ
て全体の特性は単一コントローラ・システムより
少しばかり良い。しかしながら、単一システムに
おける制御トラヒツク量は待ちオーバーヘツドの
１つなので、これは増大し、多重コントローラ・
システムにおける３つの待ちオーバーヘツドを越
える。これは単一コントローラ・システムの処理
容量がはるかに少ないという事実から直接得られ
る。事実、その絶対最大処理量の付近で動作して
いる単一コントローラの応答時間は、同一の総合
トラヒツク・ロードより速い場合がある。かくし
て、多重コントローラ・システムによつて、高ト
ラヒツク・ロードの場合、比較的短い応答時間で
高処理量が得られる。十分な数のコントローラを
使用することによつて、事実上如何なる処理容量
も実現することができる。 多重コントローラ・システムの融通性によつ
て、スイツチの制御要件を経済的に合わせること
ができる。小規模のスイツチ構成では大規模のス
イツチ構成で必要とされる大規模の制御処理容量
の費用の問題は生じない。というのは追加のコン
トローラがスイツチ規模に応じて使用され、スイ
ツチ規模と制御容量を比例させることができる。 通信制御 制御ハードウエアは、多数のコントローラ、ス
イツチブロツクとのインターフエースおよび交換
中央制御プロセツサ・クラスターから成る。これ
らの機能を実行するために、コントローラは互い
に接続されかつ全てのインターフエースに接続さ
れる。 第２１図は制御機能によつて必要とされる典型
的通信経路を示す。64本のケーブルによりプロセ
ツサ・インターフエース・バツフアPIBO−７お
よびコントローラＣ０−Ｃ３が接続され、12本の
内部コントローラ・ケーブルがある。32本のケー
ブルによりコントローラＣ０−Ｃ３および中央ス
イツチCS０−CS３が接続される。中央スイツチ
CS０−CS３から外部スイツチOS０−OS４７へ
の通信制御はスイツチ・ブロツク・ケーブルを介
して行なわれる。外部スイツチOS０−OS４７は
3072デイジタル回線終端DLTに達する。示され
るケーブル数は108であり、誤りに対する保護を
行なうために二重化ケーブルを含んでいる。これ
らの経路を与えるためのケーブルの相互接続によ
つて問題が発生される。第１の問題はコントロー
ラで終端しなければならないケーブルの数の多さ
である。このためにコントローラの寸法が大きく
なる。第２の問題は丹互接続に必要なケーブルの
総数である。 これらの問題に対する解決法は、第２２図に示
されるようにコントローラとインターフエースを
32本のケーブルでループ状に接続することであ
る。都合の悪いことに、ループ状の内部コントロ
ーラ通信システムによつて次のような問題が発生
する。 複数のコントローラがループに対してメツセ
ージを送る場合、競合の問題が発生する。 大きなループを同期させること、すなわち、
ループ内に使用可能な空きスロツトが存在する
場合、コントローラに指示することが難しい。 ループ構成は、さらにコントローラおよびイ
ンターフエースを含むように拡張することが難
しい。 ループ構成は信頼性に問題があり、ループ内
に単一故障があればループ全体がだめになる。 あるループ・システムにおいては、ループの
囲りの長い伝達遅れがある。 あるループ・システムは、メツセージの処理
量の問題がある。 これらの問題は以下に説明する制御ハイウエイ
によつて解決される。あるコントローラともう１
つのコントローラとの通信方法は、第２３図およ
び第２４図に示されるように全てのコントローラ
に転送先アドレスを含んでいるメツセージを伝送
することである。そのメツセージを受け取るコン
トローラは転送先アドレスによつて識別される。
第２４図に示されるように、転送先アドレスを含
んでいるメツセージがデータ送信機によつて伝送
される。データ受信機Rxは転送先アドレスによ
つてコントローラが識別されるとそのメツセージ
を受信する。第２５図は、第２３図に示される多
数の伝送通信リンクが多重対のケーブルによつて
どのように相互接続されるかを示す。この形式は
制御ハイウエイと呼ばれる。 制御ハイウエイの説明 以下の要素によつて第２５図に示される制御ハ
イウエイが構成される。 ａ コントローラ、Ｃ ハイウエイに接続されたコントローラＣは三
重化されている。これらのコントローラは非同
期で運転され、入力および出力で再同期がとら
れる。三重化されているコントローラは待ちセ
レクタQSから同期して入力を受信する。また、
それらはデータ送信機Txに出力する場合に再
同期される。 ｂ データ送信機、Tx データ送信機Txは三重化されたコントロー
ラＣからデータを受信し、コントローラの再同
期化を行ない、そのコントローラに関連付けら
れる直列制御ハイウエイにデータを伝送する前
にデータの多数決をとる。 ｃ データ受信機および待ち行列、RQ データ受信機はコントローラから伝送される
直列制御ハイウエイ上のメツセージをモニタす
る。メツセージがそれと関連付けられるコント
ローラを通過すると、そのメツセージがその待
ち行列にコピーされる。 ｄ 待ち行列セレクタ、QS 待ち行列セレクタQSはメツセージをさがし
ている待ち行列を走査し、メツセージが見つか
ると、３つのコントローラに同期して送られ
る。コントローラＡからコントローラＤに送ら
れているメツセージを考えてみると、次のよう
なシーケンスが発生する。 コントローラＡは、コントローラＤからの
未処理のメツセージ受信のチエツクを行な
う。メツセージ受信応答が未処理のままであ
れば、コントローラＡは応答もしくはタイム
アウトを待つ。 コントローラＡはメツセージのフオーマツ
トを、転送先アドレスを先にしてチエツク符
号が続くようにする。 コントローラＡは多数決回路および送信機
と再同期化がとられる。 コントローラＡは、直列制御ハイウエイに
伝送する前にデータの多数決をとる送信機に
メツセージを送る。唯一つの送信機のみがハ
イウエイのどれか１つのリンクに接続されて
いるからメツセージを直列制御ハイウエイに
送る場合競合は発生しない。 コントローラＣおよびＢの受信機がコント
ローラＡからの直列ハイウエイ上のメツセー
ジを検知するが、アドレスが合わないので、
そのメツセージは無視される。 コントローラの受信機は直列リンク上のメ
ツセージを検出し、アドレスが合うから、そ
のメツセージは待ち行列に貯えられる。 コントローラＤの待ち行列セレクタは受信
待ち行列の走査を行なうからコントローラＡ
からのメツセージを見つける。次いでメツセ
ージはコントローラＤと再同期してコントロ
ーラに送られる。 コントローラＤはチエツク符号の確認を行
なう。チエツク符号が無効であれば、故障分
析動作が開始される。チエツク符号が有効で
あれば、メツセージ受信の応答が上記（お
よび）で述べたのと同様なシーケンスを使
つてコントローラＡに送られる。メツセージ
受信がコントローラＡで行なわれると、さら
にメツセージがＡからＤに送られる。応答が
ＡおよびＤのメツセージに必要ならば、メツ
セージ受信はプロトコル中の応答メツセージ
によつて代用することもできる。 制御ハイウエイ上の各ケーブル・リンクは10対
のケーブルを使用する。このケーブル内の対は次
の通りである。 １対−ビツト・クロツク信号 １対−フレーム基準信号 これらの信号は再タイミングをとるためにのみ
使用される。 ８対−4Mb／ｓ通信リンク ２×2MB／ｓ通信リンクのマルチプレクス。 再タイミングはスイツチ・ブロツクで使用され
たのと同様な方法で行なわれる。4Mb／ｓの８
対は、2Mb／ｓの16リンクとして使用され、こ
れらのリンクの各々は１つのコントローラに対す
る伝送通信リンクとして使用することができる。
これによつて16個のコントローラまたはインター
フエースを制御ハイウエイに接続することができ
る。 信頼性および安全性 信頼性の要求を満すように、ループは二重化に
よつて保護される。メツセージは異なる方向にル
ープの囲りを転送され、次のような利点が得られ
る。 両ループ内の故障により、第２６図に示され
るように部分的にサービスが行なわれない。コ
ントローラ３および４は、両方向に互いに通信
することができ、コントローラ１，２，５およ
び６も両方向に互いに通信することができる。 ループの拡張は、第２７図に示されるように
容易に行なうことができる。拡張シーケンスは
次の通りである。 (a) 全てのリンク・インターフエースが“サー
ビス中”であることを確認する。 (b) リンクＡおよびＢを取り除く。両ループを
使用することにより、コントローラ１−６は
依然として通信を行なうことができる。 (c) リンクＣ，Ｄ，ＥおよびＦを追加する。 以上述べた制御通信ハイウエイによつて、通常
のループ通信ハイウエイに附随する問題は解決さ
れるが、使用ケーブル数が少なくてよいという利
点もある。 制御通信ハイウエイは、コントローラ、周辺イ
ンターフエース・バツフアおよび中央スイツチ・
モジユール間でのみ使用するのに適している。外
部スイツチ・モジユールへの制御通信は、中央ス
イツチ・モジユールを介し、さらにスイツチ・ブ
ロツク・ケーブル中のフレーム開始ワイヤを介し
て外部スイツチ・モジユールに送られる。

【図面の簡単な説明】

第１図はスイツチブロツクの概念図、第２図は
第１図に示されるスイツチブロツクを通るデユプ
レツクス経路を示す図、第３図はデイジタル交換
モジユールＸおよびデイジタル交換モジユールＹ
についての要約ビツト・マツプを示す図、第４図
は外部デイジタル交換モジユールについての
PCMチヤネル順序マツプを示す図、第５図は外
部デイジタル交換モジユールについてのスロツト
順序マツプを示す図、第６図は制御系通信ネツト
ワークを示す図、第７図はコントローラ・スイツ
チブロツク通信ネツトワークを示す図、第８図は
経路サーチ中のコントローラ間の競合を示す図、
第９図から第１６図は多重コントローラ・システ
ムで実行されるフローおよびメツセージ・シーケ
ンスを示す図、第１７図は単一コントローラの場
合のメツセージ・フローを示す図、第１８図は２
台のコントローラの場合のメツセージ・フローを
示す図、第１９図および第２０図は、それぞれ単
一および多重コントローラについての待ちオーバ
ーヘツドを示す図、第２１図は制御機能が必要と
する典型的な通信経路を示す図、第２２図はルー
プを使用する制御機能が必要とする通信経路を示
す図、第２３図および第２４図は、それぞれ伝送
通信リンクおよびメツセージ形式を示す図、第２
５図は制御ハイウエイを示す図、第２６図は両方
の通信ループ中の故障の影響を示す図、第２７図
はコントローラがどのようにしてループに追加さ
れるかを示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 直列構成で接続された複数のコントローラと
   周辺インターフエース・バツフアを介して通信
   し、さらにデイジタル・スイツチブロツクと通信
   する複数のプロセツサ・クラスターを含んでいる
   電気通信装置に使用されるデイジタル・スイツチ
   ブロツクであつて、前記スイツチブロツクは入力
   PCM伝送チヤネルに接続された複数の受信デイ
   ジタル交換モジユールおよび出力PCM伝送チヤ
   ネルに接続された複数の送信デイジタル交換モジ
   ユールを含んでおり、前記受信および送信デイジ
   タル交換モジユールは、全てのコントローラが接
   続されている複数の中央デイジタル交換モジユー
   ルによつて相互接続され、受信デイジタル交換モ
   ジユールおよび送信デイジタル交換モジユール間
   の該相互接続は、全てのデイジタル交換モジユー
   ルの現状態を表わす前記コントローラであつて
   且、デイジタル・スイツチブロツクを通る接続経
   路を識別する前記コントローラの中に貯えられた
   複数の制御スイツチ状態を使用して中央デイジタ
   ル交換モジユールによつて設定されることを特徴
   とする前記デイジタル・スイツチブロツク。 ２ 特許請求の範囲第１項に記載のデイジタル・
   スイツチブロツクであつて、デイジタル交換モジ
   ユール対および中央デイジタル交換モジユール間
   の経路の使用／空きの状態を表わす制御スイツチ
   状態マツプが各受信および送信デイジタル交換モ
   ジユール対毎に１つの要約マツプの形式で設けら
   れ、該マツプは各中央デイジタル交換モジユール
   への経路を表わし、中央デイジタル交換モジユー
   ルへの通信経路を設定するために利用可能な伝送
   時間スロツトがない場合には使用中の状態を示す
   ようにセツトされる１つの要約ビツトを含んでい
   ることを特徴とするデイジタル・スイツチブロツ
   ク。 ３ 特許請求の範囲第２項に記載のデイジタル・
   スイツチブロツクであつて、２つの対応する受信
   および送信デイジタル交換モジユール対の要約マ
   ツプが比較され、対応する中央デイジタル交換モ
   ジユールが空いていると経路が設定されることを
   特徴とする前記デイジタル・スイツチブロツク。 ４ 特許請求の範囲第１項に記載のデイジタル・
   スイツチブロツクであつて、制御スイツチ状態マ
   ツプが、各PCMチヤネル・ロケーシヨン毎に、
   PCMチヤネルが使用中であることを示すために
   使用される使用中ビツト、PCMチヤネルが使用
   している伝送時間スロツトを示すための識別子、
   およびさらに経路がPCMチヤネルに接続される
   と競合の可能性のあることを示す経路競合ビツト
   を含んでいるPCMチヤネル順序マツプ形式で設
   けられていることを特徴とする前記デイジタル・
   スイツチブロツク。 ５ 特許請求の範囲第１項に記載のデイジタル・
   スイツチブロツクであつて、制御スイツチ状態マ
   ツプが、各時間スロツト・ロケーシヨン毎に、ス
   ロツトが使用中であることを示す使用中ビツト、
   経路の他端に接続されたPCMチヤネルを示す識
   別子、往復経路が予約すなわち作動されたことを
   示す２つの予約ビツト、および多重接続構成およ
   び伝送に使用されるリンク・リストを含んでいる
   スロツト順序マツプ形式で設けられていることを
   特徴とする前記デイジタル・スイツチブロツク。 ６ 特許請求の範囲第１項から第５項のいずれか
   に記載のデイジタル・スイツチブロツクであつ
   て、コントローラが２重ループ直列構成で接続さ
   れており、隣接するコントローラ間のループ接続
   を切つて、さらにコントローラを追加し、追加の
   コントローラを接続することによつてコントロー
   ラを追加する前記デイジタル・スイツチブロツ
   ク。