JPS5944194A - 通信デイジタル・スイツチブロツク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は通４Ｍディジタル・スイッチブロックに関し、
特に通信ンステムにおけるスイッチブロックの制御回路
に関する。

現在使用されているディジクル・スイッチブロックは、
大規模集積回路技術の変化にともない経済的でなくなっ
た。製造および保守についての費用削減の要求、信頼性
改善の要求と共にスイッチブロックの処理量改善の要求
が常にある。

ディジタル・スイッチブロックは、多数のディジタルス
イッチング（交換）モジュールで構成きれ、各モジュー
ルは空間一時間−空間形式でディジタルＰＣＭ　（スイ
ッチング）交換を実行するＬＳＩ装置として構成されろ
。このモジュールは単一方向の動作を行ない、入力チャ
ネルがら出力チャネルへのディジタル符号化音声を切換
えることができる。モジュールはその入力インターフェ
ースにおける並列または直列創作の組み合わせが可能な
ようにプログラムされることができる。入力チャネルか
ら出力チャネルへのスイッチング（切換え）の構成は、
モジュール内に保持され、直列制御インターフェースに
よって送られるメツセージによって変更することができ
る。ディジタルスイッチング（交換）モジュールのさら
に詳細な説明は英国特許出願第２，０８ろ、３１９　Ａ
号明卸ｊ書に開示されている。

本発明の目的は動作の信頼性を改善すると共に費用効果
よく処理量の改善を行なうことのできるディジタル・ス
イッチブロックを提供することである。

本発明によるディジタル・スイッチブロックは複数のプ
ロセッサ・クラスタを含む通係装置に使用され、該プロ
セッサ・クラスタは直列構成で接続された複数のコント
ローラと周辺インターフェース・バッファを介して通信
し、該プロセッサ・クラスタはさらに、ディジタル・ス
イッチブロックと通信し、該スイッチブロックはＰＣＩ
Ａ伝送入力チャネルに接続された複数の受信ディジタル
交換モジュールおよびＰＯＭ伝送出力チャネルに接続さ
れた複数の送信ディジタル交換モジュールを含んでおり
、前記受信および送信ディジタル交換モジュールは、全
てのコントローラが接続されている複数の中央ディジタ
ル交換モジュールによって相互接続され、受信ディジタ
ル交換モジュールおよび送信ディジタル交換モジュール
間の相互接続は１全てのディジタル交換モジュールの現
状態を表わし、ディジタル・スイッチブロックを通る接
続経路を検出するコントローラ中に貯えられた複数の制
御スイッチ状態を使用して中央ディジタル交換モジュー
ルによって設定されるものである。

以下、図面を参照しながら本発明の詳細な説明する。

第１図を参照すると、一対の外部ディジタル交換モジュ
ール（ＤＳＭ　）か二組すなわちＲｘ　ＤＳＭ　Ｘおよ
びＴｘ　ＤＳＭ　ＸとＲｘ　ＤＳＭ　Ｙおよび’、ｒｘ
　ＤＳＭ　Ｙが中央ディジタル交換モジュールＤＥＩＭ
と共に示されている。各外部ディジタル交換モジュール
ＤＳＭおよび各中央ディジタル交換モジュールＤＳＭ間
には８つの音声チャネルが存在し、全部で５１２個の音
声チャネルがある。これらのチャネルはスロットとして
知られている。１つのスロットによりパルス符号変調チ
ャネルＰＣ！Ｍ　ａｍ　（ＲｘまたはＲｙ　）のデータ
が中央ディジタル交換モジュールＤＳＭに伝送されある
いは中央ディジタル交換モジュールから伝送される。パ
ルス符号変調チャネルＰＯＭ　ＯＨは、それが接続され
ている外部ディジタル交換モジュールＤＳＭのスロット
を使用するだけである。

第２図を参照すると、ＰＯＭチャネルＡすなわちＰＯＭ
　ＯＨＡおよびＰＯＭチャネルＢすなわちＯＨＢ間に設
定されるデュプレックス経路が示されている。

全部で６個のディジタル交換モジュールか第２図には含
まれている。スロットｘ−ｘ’、ｙ−ｙ’は、Ｘおよび
ｙが−またＸ′およびｙ′が中火ディジタル交換モジュ
ールでつながるように遮択されなけれ王ならない。

４個のスロットは任意であり、制御系は上記２つの条件
を満足するようなスロットを見つけなければならない。

この制御系プロセスは経路ザーチとして知られる。

極めて簡単化して経路ザーチな速めるために、デュプレ
ックス経路を形成する各ンンゾレツクス経路がお互いの
間で一定関係を保つように構成される。この簡単化はＲ
ｘ外部ディジタル交換モジュールのスロットを、それと
対をなずＴｘ外部ディジタル交換モジュールのスロット
と一対一の対応付けを行なうことによって実現される。

この一対一の対応関係はデュプレックス経路のイ目関機
能として知られているものである。これは、対応するＲ
ｘ外部ディジタル交換モジュールのスロットが空いてい
るとき、Ｔｘ外部ディジクル交換モジュールのスロット
の使用可能性を保証するものである。こうしてデュプレ
ックス経路の一方向が形成されると、逆方向の接続も行
なわれる。

２つのスロッ）ＸおよびＸ′は、１つのデュプレックス
経路を形成する２つの異なるンンプレツクス経路の第１
および第２の半分である。デュプレックス経路の相関機
能を使用することにより経路ザーチは２つの空きＲｘス
ロット（例えば、第２図のＸおよびｙ）を見つげること
になる。次に、デュプレックス経路は、デュプレックス
経路のオ目関機能に関連して選択される経路Ｘ′および
ｙ′によって保証される。

制御系はスイッチにおける呼出しを設定するために２つ
の操作を実行しなければならない。

操作Ｉ： スイッチ要求を受信すると、制御系はスイッチ状態を検
査し、デュプレックス経路を形成する４個のスロットを
見つけなければならない。

操作■： 経路を設定するためにディジタル交換モジュール用の６
つのコマンドを和み合わせて出力しなければならない。

（他の４＝Ｊ随のコマンドもあるけれども、ここでは説
明し１にい。）操作口上制御スイッチの状態マツプを使
用することによって実行される。

スイッチ・マツプを使用′１−ることによりスイッチ状
態の検査および経路ザーチの両方な数白μＳで実行する
ことかできる。

デュプレックス経路の相関機能によって、Ｒｘ外部ディ
ジタル交換モジュールおよびそれに対応するＴｘ外部デ
ィジタル交換モジュールのマツプはほぼ同一であるから
それらは１つのグループのマ・ツブに組み入れられろ。

このグループ内には全部で５つのマツプがある。

１、安約ビット＋１−ｒツブ Ｉｆ、　　ＰＯＭチャネル１−序マツブ１１１、スロッ
ト順序マツプ 中央ディジタル交換モジュールの状態は外部デイジタル
交換モジュールの状態から推定し得るからそれらのマツ
プはない。

各ＲｘおよびＩ’ｘのディジタル交換モジュールの対に
ついて１つの要約ビット・マツプがある。これは、これ
らのディジタル交換モジュールおよび中央ディジタル交
換モジュール間のルートの使用中または空き状態を最も
簡単な形式で示す。各中央ディジタル交換モジュールに
至るルートについて１つの要約ビットがある。このビッ
トは、使用できる中央チゝイジタル交換モジュールスロ
ットがなければ使用中（ビジー）にセットされ、さもな
げれば空きにセットされる。

６４個の中央ディジタル交換モジュールがあるから６４
個の要約ビットがある。６４個の一要約ビットはこのＲ
ＸおよびＴｘディジクル父父上モジュール対対する要約
ビット・マツプとなる。

要約ビット・マツプは経路サーチを実行するために使用
されろ。２個のＲｘおよびＴｘディジタル父父上モジュ
ール対要約ビット・マツプが比較され、経路は一第３図
に示されるように、空きの状態にある対応の中央ディジ
タル交換モジュールによって与えられる。

ｔｉ、　　ＰＣＭチャネル）（Ｖ＞序マツプ３つの情報
項目が、第４図に示されろように各ＰＣＭチャネル・ロ
ケーションに貯えられる。

ａ、　　ＰＣＭチャネルが１すｙ相中であることを示ず
使用中（ビジー）ビット ｂ、　　ＰＣＭチャネルか使用中のスロットＣ１もう１
つの経路がＰＣＭチャネルに接続されると一経路の競合
が生ずるｕＪ　＃ｉヒｔ１−のあることを示す経路競合
ビット 経路競合ビットは全ての経路が完全に作動されている場
合、使用中ビットに等しい。１人力から幾つかの出力チ
ャネルに伝送する多重接続の機能がチャネルに組み込ま
れる場合にのみ両方のビットが必要となる。そのような
場合には、いくつかの経路が予約され（例えば、タイム
スロット１６ボツクスへの帰路）、使用中（使用中ビッ
トがセットされている）のＰＣＭチャネルおよび経路競
合の可能性（経路競合ビットがセットされている）とを
区別なすることが必敬となる。

Ｉｌｌ、スロット順序マツプ スロット・ロケーション毎に、第５図に示されろよ５１
ｔＣ５つの情報ｍ目が貯えられる。

ａ、スロットが使用中で゛あることを示す使用中ビット ｂ、スロットを使用しているＰＣＭチャネルＣ１経路の
他端に接続されたＰＣＭチャネルｄ、往往経路か予約ま
たは作動されたことを示す２つの予約ビット ０、リンク・リスト（多重接続および伝送のためにのみ
使用される） コンＩ・ローラのデータ領域中のスイッチ・マツプは自
由に変更可能であり、トレース敬求を簡単化するために
、例えは予約ビットの追加を実行することができる。マ
ツプはスイッチ・アーキテクチャか収容できるなら新し
い機能を６入１°るために町描成づ−ることかでき、あ
るいは機能のどれかが必要でないなら簡単化することか
できる。マッシの記憶方法を調整することによって処理
の簡ｎ１化と高速化を実現することができる。この方法
は、例えば、経路サーチのアルゴリズムおよびバッキン
グ・アルゴリズムに使用することができる。

スイッチ・マッシ０の保護はコントローラの保睦によっ
て力えられる。コントロ−ラは死重化され、スイッチ・
マツプ中の単一の誤りでは制御系か誤動作することはな
い。さらにスイッチ・マツプ中の如伺なる誤りも、要求
が誤り領域を含んで実行されると多数決回路で検出され
る。

これらのスイッチ・マツプを使用ゴると、スイッチの状
態情報が中央に集められ、処理が簡単化され、付随する
処理オーバーヘッドを伴うディジタル交換モジュールか
らの間合ぜが取り除かれるので処理時間が短くなる。

スイッチ構成で割当ておよびクリアー決求のための概算
処理時間は典型的には次の通りである。

割当て要求−１，２ｍｓ クリア要求＝０．８ｍｓ これらの数値は多重コントローラ構成の場合のものであ
る。これらの値は単一のコントローラの場合もう少し小
さい１直となる。

第６図は制御系をさらに詳細に示す。

最大のノステムでは４台のコントローラがあり、また８
個のプロセッサ・クラスターがあり、各クラスターはコ
ントローラとメツセージの送受を行なうことのできる周
辺インターフェース◆バッファＦＩＢを有する。

ロック 第７１凶はコントローラとスイッチブロックとの通信方
法を示す。どのコントローラも中央モジュールのいずれ
とも直接メツセージの送受をすることができる。外部デ
ィジタル交換モジュールへのメツセージは中央段のトラ
ンキングを通って、フレーム開始ワイヤで送られる。外
部ディジタル交換モジュールからのメツセージはこのル
ートを逆にたどる。うげ１台回線は双方向性であるけれ
どもフレーム開始ワイヤは単一方向性である。実除、中
央モジュールから外部モジュールへのメツセージは中央
モジュールから出て行くフレーム開始ワイヤで伝送され
、外部モジュールから中央モジュールへのメツセージは
人ってくるフレーム開始ワイヤで伝送される。

経路サーチ中の競合 １つ以上のコントローラが外部ディジタル交換モジュー
ルのどれか１つの要約ビット・マツプに対して読出し／
書込みアクセスを行なう。２台のコントローラが同時に
同一のスロットを選択することは許可されない。これを
防止するため、ある任意の時間において１台のコントロ
ーラだけが、割当てを実行するための胱出し／書込みア
クセスを行なうことができる。さらに、コントローラは
所定のマツプ拳セットを管理するコントローラ中のソフ
トウェアによるゝロック”によってアクセスできないよ
うにされる。このゝロック“は要約ビット・マツプが割
当てのために使用中であればセットされ、要約ビット・
マツプが戻されるとリセットされる。コントローラがあ
る割当てのために要約ビット・マツプを使用したい場合
には何時も最初にその使用可能性がチェックされる。

要約ビットに関するソフトウェアによるゝロック”によ
ってさらに問題が生ずる。同一の２つのディジタル交換
モジュール間で割当て要求を実行する２台のコントロー
ラはそれぞれ２つのディジタル交換モジュールの一方の
みの要約ビット・マツプを得てロックしてしまう。各コ
ントローラは一方の要約ビット・マツプに対して読出し
／書込みアクセスを行ない、経路サーチを開始しようと
して他方のマツプの解除を待つ。どちらも解除しなけれ
ば、要約ビット・マツプは何時までも使用することがで
きない。この問題例は特定の優先順位でのみ要約ビット
−マツプを得ることができるようにすることによって解
決される。例えば、最高の番号が付与されているディジ
タル交換モジュールの要約ビット・マツプが最初に得ら
れるようにする。最高の優先順位の要約ビット・マツプ
か得られた後にのみ、コントローラば第２番目のマツプ
をアクセスすることができる。再び第８図を参照すると
、コントローラ１は、ディジタル交換モジュールＡに対
する要約ヒ′ットを有し、ディジタル交換モジュールＢ
に対１−る要約ビットを要求している。コントローラ２
はテゝイジタル交換モジュールＢに対する要約ビットを
有し、ディジタル交換モジュールＡに対する要約ビット
を要求している。これはロック拳アンプ状態である。ロ
ック嗜アップを防ぐために、コントローラ１がアクセス
に成功し、続いてディジタル交換モジニールＢに対する
要約ンットを要求し、一方コントローラ２はディジタル
交換モジュールへの解除を待つことを仮定して、両方の
コントローラは最初にディジタル交換モジュールＡの要
約ビットを要求する。

このことが第８図に示されても・る。

割当てメツセージのンーケンスをできるだけ短（するた
めに、割当てスイッチ要求は、プロセッサ・クラスター
によって局部的に最高の優先順位のマツプを保持する厳
島番号のディジクル交換モジュールを管理するコントロ
ーラに伝達される。

一様に分散された割当て処理ロード（処理負荷）を得る
ために、高番号および低番号のディジタル交換モジュー
ルはコントローラ間で等しく分配される。

制御操作が、割当て要求およびクリア吸水が多重コント
ローラ・システムで如何に実行されるかを示す第９図−
第１６図のフロー・メツセージ・シーケンスに示されて
いる。

メツセージ／フロー・チャートラ１史用′１−ることに
より、第１７図および第１８図に示されるようなメツセ
ージ／フロー・ダイヤグラムか、単一コントローラおよ
び２台のコントローラ・システムについてそれぞれ得ら
れる。数値は秒当り１．０００のスイッチ要求について
コントローラに出入りする平均のメツセージ数を示す。

メソセージを分解することによって必要な通信帯域幅の
概算値が得られる。

コントローラの命令時間の概算値によって２つのシステ
ムの処理能力の比較が行なわれ、非常に商い処理能力は
多重コントローラを使用することによって実現できる。

メツセージ構造　表１ １　Ｂ−＋Ａ、応答 メツセージ構造は表１に示されている。その長さの概算
値は各メツセージに対するものであり、これらの値によ
って入力および出力の２つのシステムで必要とされる帯
域幅が計９されろ。

メツセージ入力；　１０３Ｘ８Ｘ１６ビソト／５ｅｅ＝
　１．２８　Ｘ　１［１５ビツト／ｓｅｃメツセージ出
カニ　１０′３Ｘ８ｘ１６＋２ｘ１０３ｘ４刈６＋２ｘ
ＩＣＪ”ｘ６ｘ１６−ｔ−１ｘ１０”ｘ６Ｘ　１６＋Ｈ
１’　ｘ４　Ｘ　１６ ＝６．７２ｘ　１０５ビツト／５ｅｃ １台のコンｌローラについて メツセージ入カニ　２５０Ｘ８Ｘ１６＋２５０Ｘ８Ｘ１
６＋１２５ｘ８ｘ１６＋１２５ｘ１０ｘ１６＋１２５Ｘ
８Ｘ１６＋１２５Ｘ８Ｘ１６＝１．３２Ｘ１０５ビツト
／ｓｅｃ メツセージ出カニ　ＩＬｌ”Ｘ４ｘ１６−１−１０３ｘ
６ｘ１６＋５００Ｘ６ｘ１６＋５００．Ｘ４ｘ１６＋　
１２５　Ｘ　６　＋　１２５　ｘ　１０　ｘ　１６＋１
２５Ｘ８Ｘ１６＋１２５Ｘ６Ｘ１６＋２５０Ｘ８Ｘ１６
＋２５０ｘ８ｘ１６ ＝　３．６４Ｘ　１０５ビツト／Ｅｌｅｃこれらの値は
、コントローラへのメツセージ帯域幅は各システムにつ
いて大体同じであり、コントローラからのメツセージ帯
域幅は単一コントローラからの帯域幅の半分よりも少し
大きい。

さらに多くのコントローラかシステムに追加されると、
コントロー　ラへのまたコントローラからの帯域幅は減
少する。

コントローラへのインターフェースおよびコントローラ
からのインターフェースは２Ｍｂ／ｓで動作し、多重コ
ントローラ構成の場合、使用帯域幅の大きさしま使用可
能な帯域幅の２０係程度である。

コントローラを通るメツセージ・フロー第１７図および
第１８図は単一コントローラおよび２台のコントローラ
・システムにおけるメツセージの流れを示す。２台のコ
ントローラ・システムのためのメツセージの分解はメツ
セージ・フローチャートから得られる。

Ａは割当てスイッチ要求のための」／−均サービス時間
をｍｓで表わしたものとする。

Ｃはクリア・スイッチ要求のための平均サービス時間を
ｍｓで表わしたものとする。

絶対最大処理類は、割当ておよびクリア安来か長時間に
亘って１：１の比であるとづ−れば、０００ □−−要求／ｓｅａで与えら才する。

Ａ　−１−Ｃ 単一コントローラの場合、処理時間は次のように概算さ
れる。

Ａ　＝　１．１　ｍｓ　−０＝　Ｑ、７　ｍｅ絶対最大
処理量は約１１００要求／ｓｅｃである。

２台のコントローラ争システム 表２は、第１８図において通過する各椋メツセージに対
する概算ザービス時間を示し一２台のコントローラ・シ
ステ１１におけるｆｔｔ制御メツセージに対する平均サ
ービス時間を示づ。

表２ メツセージ当りの平均サービス時間は約４８０μ日で一
絶対最大処理量は約２，１００要求／ＳθＣである。

多重コントローラ・システムによって非常に大きい処理
量の得られることが明らかである。

制御トラヒック量はスイッチに対する仕η１およびスイ
ッチが可能な平均サービス時間の比で定義される。

この量によって制御トラヒック量の絶対最大処理量が決
定される。

絶対最大処理量は圧用の作業に対してＰ＝１およびＰ＜
１で寿えもれる。

制御トラヒック鷺がシステム内Ｑ）コントローラの数に
大体逆比例するとづ゛れは、多重、コントローラ・シス
テムによって高い処理１か得られる。

応答時間に影響を与えろ５つの主な要因かある。

１、処理時間 Ｉｌ、無視しうる程度のメソセージ伝送肋間１１１、待
ちオーバーヘッド 待ちオーバーヘッドは制御トラヒック量Ｐによって主に
決定され、単一コントローラーシステムの場合について
は第１９図に、また多重コントローラ・システムについ
ては第２［１図に示されている。

単一コントローラの場合のメツセージはトラヒック量Ｐ
の待ち行列において一回だけ待つ。多１コントローラ・
システムにおける割肖ておよびクリアについての待ち順
序は査号の付された矢印で示される。

両方の軟木メツセージに対してトラヒック量Ｐ／ｍの待
ち行列において３回だけ待たされる。

低沙求速度の場合、待ちオーバーへ、ラド、従って全体
の特性は羊−コントローラ・システムより少しはかり良
いうしかしながら、単一システムにおける制御トラヒッ
ク量は待ちオーバーヘッドの１つなので、これは増大し
、多重コントローラ・システムにおり′るろつの待ちオ
ーバーヘッドを越える。これは単一コントローラ書シス
テムの処理容量がはるかに少ないという事実から直接得
られる。律実−その絶対最大処理量の付近で動作してい
る単一コントローラの応答時間は、同一の総合トラヒッ
ク・ロードで要求を共有している幾つかのコントローラ
より速い場合がある。かくして、多重コントローラ・シ
ステムによって、尚トラヒック・ロードの場合、比較的
短い応答時間で高処岬量が州られろ。十分な斂のコント
ローラを使用することによって、事実上如何なる処理容
量も実現することができる。

多重コントローラ・システムの融通４Ｉ４．によって、
スイッチの制御要件を経済的に合わせと）ことかできる
。小規模のスイッチ梠゛成では大規模σノスイッチセに
成で必要とされる大規模の制御処理答世の費用の問題は
生じない。という（））け追加のコントローラかスイッ
チ規模に応じて（受用され、スイッチ規模と制御容量を
比例させることかできる。

通信制御 匍制御ハードウェアは、多数のコントローラ、スイッチ
ブロックとのインターフェースおよび交換中央制御プロ
セッサ・クラスクーから成る。これらの機能を実行する
ために、コントローラは互いに接続されかつ全てのイン
ターフェースに接続される。

第２１図は制御轡能によって必要とされる典型的通信経
路を示す。６４本のケーブルによりプロセッサ・インタ
ーフェース・バッファ１）ＩＢＯ−７およびコントロー
ラＣｏ　−０３か接続され、１２本σ）内部コントロー
ラ・ケーブルがある。６２本のケーブルによりコントロ
ーラＯＵ　−０６および中央スイッチ０８Ｑ−０８３が
接続される。中火スイッチａｓ□−ｃｓ３かも外部スイ
ッチ０９Ｑ−〇６４７への通信制御はスイッチ・ブロッ
ク拳ケーデルを介して行なわれる。外部スイッチ０３Ｑ
−ｏｓ４７はろＯ’７２ディジタル回線終端ＤＬＴに達
する。示されるケーブル数は′１０Ｂであり、誤りに対
１−る保詭を行なうために二重化ケーブルを含んでいろ
。これらの経路を与えるためのケーブルの相互接続によ
って問題が発生される。第１の問題はコントローラで終
端しなければならないケーブルの数の多さである。この
ためにコントローラの寸法が太き（なる。第２の問題は
相互接続に必要なケーブルの総数である。

これらの問題に対する解決法は、第２２図に示されるよ
うにコントローラとインターフェースを６２本のケーブ
ルでループ状に接続することである。都合の悪いことに
、ループ状の内部コントローラ通信システムによって次
のような問題か発生する。

１、複数のコントローラがループに対してメツセージを
送る場合、競合の問題かづ１へ生１−る。

１１、大きなループを同期させること、すなわち、ルー
プ内に使用可能な空きスロットが存在する場合、コント
ローラに指示することが離しい。

１１１、ループ構成は、さらにコントローラおよびイン
ターフェースを含むように拡張′１−ることか難しい。

ＩＶ、　　ループ構成は信頼性に問題があり、ループ内
に単一故障があればルーフ０全体がだめになる。

■、するルーフ０・システムにおいては、ループの囲り
の長い伝達遅れがある。

ｖｌ、あるループΦンステムは、メツセージの処理量の
問題がある。

これらの問題は以下に説明する制御）・イウエイによっ
て解決される。あるコントローラともう１つのコントロ
ーラとの通信方法は、第２３図および第２４図に示され
るように全てのコントローラに転送先アドレスを含んで
いろメツセージを伝送することである。そのメツセージ
を受は取るコントローラは転送先アドレスによって識別
される。

第２４図に示されろように、転送先アドレスな含んでい
るメツセージがデータ送信機によって伝送される。デー
タ受信機Ｒｘは転送先アドレスによってコントローラが
識別されるとそのメツセージ＼ を受信する。第２５図は、第２６図に示される多数の伝
送通信リンクが多重対のケーブルによってどのように相
互接続されるかを示す。この形式は制御ハイウェイと呼
ばれる。

制御ハイウェイの説明 以下の要素によって第８２５図に示される制御ノ・イウ
エイが構成される。

ａ、　コントローラ、Ｃ ハイウェイに接続されたコントローラＣは二車化されて
いる。これらのコントローラは非同期で運転され一人力
および出力で再同期がとられる。

二重化されているコントローラは待ちセレクタＱ６１か
ら同期して入力を受信する。また、それらはデータ送信
機ＴＸ　Ｋ出力する場合に再回期される。

ｂ、データ送信機、Ｔｘ データ送信機Ｔｘは二連化されたコントローラＣからデ
ータを受信じ一コントローラの杓同期化を行ない、その
コントローラに関連伺けられる直列制御ハイウェイにチ
゛−りを伝送する前にテ゛−タの多数決をとる。

ｃ、−１′−夕受信機および待ち行列、ＲＱデータ受信
機はコントローラから伝送される直列制御ハイウェイ上
のメツセージをモニタ１−る。

メツセージがそれと関連付けられるコントローラを通過
すると、そのメツセージがその待ち行列にコピーされろ
。

ｄ、待ち行列セレクタ、ＱＳ 待チ行列セレクタＱ、Ｓはメツセージをさかしている待
ち行列を走査し、メツセージが見つかると−３つのコン
トローラに同期して送られる。コニ／トローラＡからコ
ントローラＤに送られているメツセージを考えてみると
、次のようなンーケンスが発生する。

１、　コントローラＡは、コントローラＤからの未処理
のメツセージ受信のチェックを行なう。メツセージ受信
応答が未処理のままであれば、コントローラＡは応答も
しくはタイツ、アウトを待つ。

１１、　　コントローラＡはメツセージのフォーマット
を、転送先アドレスを先にしてチェック符号が続くよう
にする。

ｉｉｉ、　　コントローラＡは多数決回路および送信機
と再同期化がとられる。

ｌｖ、　　コントローラＡは、直列制御ハイウェイに伝
送する前にデータの多数決をとる送信機にメツセージを
送る。唯一つの送信機のみがハイウェイのどれか１つの
リンクに接続されＣいるからメツセージを直列制御ハイ
ウェイに送る場合競合は発生しない。

■、コントローラＣおよびＢの受信機がコントローラＡ
からの直列ハイウェイ上のメツセージ受信知するが、ア
ドレスが合わないので、そのメツセージは無視される。

ｖｌ、　　コントローラＤの受信機は直列リンク上のメ
ツセージを検出し、アドレスが合うから、そのメツセー
ジは待ち行列に貯えられる。

ｖｉｉ、　　コントローラＤの待ち行列セレクタは受信
待ち行列の走査を行なうからコン）・ローラＡからのメ
ツセージを見つける。次いでメツセージはコントローラ
Ｄと再同期してコントローラに送られる。

ｖｉ：＋、　　コントローラＤはチェック省号の確認を
行なう。チェック符号が無効であれは、故降分析動作が
開始される。チェック符号が有効であれは、メツセージ
受信の応答が上記（１１およびｖｉｉ　）で述べたのと
同様なシーケンスを使−っでコントローラＡに送られる
。メツセージ受信かコア　１−ローラＡで行なわれると
、さらにメツセージがＡからＤに送られる。応答がＡお
よびＤのメツセージに必要ならば、メツセージ受信はプ
ロトコル中の応答メツセージによって代用することもで
きる。

制御ハイウェイ上の各ケーブル・リンクは１０対のケー
ブルを使用する。このケーブル内の対は次の通りである
。

再タイミングはスイッチ中グロックで使用されたのと同
様な方法で行なわれる。４Ｍｂ／ｅの８対は、２Ｍｂ／
ｓの１６リンクとして使用され、これらのリンクの各々
は１つのコントローラに対する伝送通信リンクとして使
用することができる。これによって１６個のコントロー
ラまたはインターフェースを制御ハイウェイに接続′１
″ることかできる。

信頼性の要求を満すように、ルーフ０は二重化によって
保護される。メツセージは異なる方向Ｋ　／Ｌ／−プの
囲りを転送され、次のような利点が得られる。

１、両ループ内の故障により、第２６図に示されるよう
に部分的にサービスが行なわれない。コントローラろお
よび４は、両方向に互いに通信することができ、コント
ローラ１−２．５および６も両方向に互いに通信するこ
とができる。

１１、ループの拡張は、第２７図に示されるように容易
に行なうことができる。拡張シーケンスは次の通りであ
る。

ａ）全てのリンク・インターフェースがゝサービス中“
であることをイ准認する。

ｂ）’ＩＪンクＡおよびＢを取り除く。両ループを使用
することにより、コントローラ１−６は依然として通信
を行なうことができる。

Ｃ）リンクＯ，Ｄ、＊およびＦを追加する。

以上述べた制御通信ハイウェイによって、通常のループ
通信ハイウェイに附随する問題は解決されるが、使用ケ
ーブル数が少なくてよいという利点もある。

制御通信ハイウェイは、コントローラ、周辺インターフ
ェース−バッファおよび中火スイッチ・モジュール間で
のみ便用１−るりに適して、いる。外部スイッチ・モジ
ュールへの制御通信は、中央スインチ・モジュールを介
し、さらにスイッチ・ブロック・ケーブル中のフレーム
開始ワイヤを介して外部スイッチ・モジュールに送られ
る。

【図面の簡単な説明】

第１図はスイッチブロックの概念図、第２図は第１図に
示されるスイッチブロックを通るデュプレックス経路を
示す図、第ろ図はディジクル交換モジュールＸおよびデ
ィジタル交換モジュールＹについての要約ビット・マツ
プを示す図、第４図は外部ディジタル交換モジュールに
ついてのＰＣＭチャネル順序マツプを示す図、第５図は
外部ヂ・ｒジタル交換モジュールについてのスロツＮＩ
Ｉ［Ｊマツプを示す図、第６図は制御系通信ネットワー
ク乞示す図、第７図はコントローラ・スイッチブロック
通信ネットワークを示す図−第８図は経路サーチ中のコ
ントローラ間の競合を示す図、第９図から第１６図は多
重コントローラ・システムで実行されるフローおよびメ
ツセージ・シーケンスを示づ一図、第１７図は単一コン
トローラの場合のメツセージ・フローを示す図、第１８
図は２台のコントローラの場合のメツセージ・フローヶ
示す図、第１９図および＠２０図は、それぞれ単一およ
び多重コントローラについての持−ぢオーバーヘッドを
示す図、第２１図は制御機能が必要と１−ろ典型的な通
信経路を示す図、第２２図はループ欠使用する制御機能
が必要とする通信紅路タ示１−図、第２３図および第２
４図は、それぞれ伝送通信リンクおよびメツセージ形式
を示す図、第２５図は制御ハイウェイを示す図、第２６
図は両方の通信ループ中の故障の影響を示す図、第２７
図はコントローラがどのようにしてループに追加される
かを示す図である。 代理人　　浅　利　　　皓 オニ図 才２図 第４図 オ６図 ρＩＢ 才１１図 １′０セ、ツづ　　　　　　　　　　　　　　　　　　
づ７トロ′ラ　　　　　　　グントローラダ乃くマー　
　　　　　　ＰＩＢ　　　　　　　　　　　　　（２オ
ｉ３図 オＪ４図 才ｆ９図　　　　　　才２０図 ォ２ｉ図 才２２図

Claims (1)

1. 【特許請求の範囲】 （１）　　直列構成で接続された複数のコン）　ｏ　−
   ラド周辺インターフェース・バッファを介して通信し、
   さらにディジタル・スイッチブロックと通信する複数の
   プロセッサ・クラスターを含んでいる電気通信装置に使
   用されるディジタル・スイッチブロックであって、前記
   スイッチグロックは入力２０Ｍ伝送チャネルに接続され
   た複数の受信ディジタル交換モジュールおよび出力ＰＯ
   Ｍ伝送チャネルに接続された複数の送信ディジタル交換
   モジュールを含んでおり、前記受信および送信ディジタ
   ル交換モジュールは、全てのコントローラが接続されて
   いる複数の中央ディジタル交換モジュールによって相互
   接続され、受信ディジタル交換モジュールおよび送信デ
   ィジタル交換モジュール間の該相互接続は、全てのディ
   ジタル交換モジュールの現状態を表わす前記コントロー
   ラであって且、ディジタル・スイッチブロックを通る接
   続経路を識別する前記コントローラの中に貯えられた複
   数の制御スイッチ状態を使用して中央ディジクル交換モ
   ジュールによって設定されろことを特徴とする前記ディ
   ジタル・スイッチブロック。 （２、特許請求の範囲第１項に記載のディジタル・スイ
   ッチブロックであって、ディジタル交換モジュール対お
   よび中央ディジタル交換モジュール間の経路の使用／空
   きの状態を表わす制御スイッチ状態マツプが各受信およ
   び送信ディジクル９換モジユール対毎に１つの要約マツ
   プの形式で設けられ一該マツブは各中央ディジタル交換
   モジュールへの経路を表わし、中央ディジタル交換モジ
   ュールへの通信経路を設定するために利用可能な伝送時
   間スロットがない場合には使用中の状態を示すようにセ
   ットされる１つの要約ビットを含んでいることを特徴と
   するディジクル・スイッチブロック。 （３）特許請求の範囲第２頌に記載のディジタル・スイ
   ッチゾロツクであって、２つの対応する受信および送信
   ディジタル交換モジュール対の要約マツプが比較され、
   対応する中央ディジタル交換モジュールが空いていると
   経路が設定されることを特徴とする前記ディジタル・ス
   イッチブロック。 （４）特許請求の範囲第１項に記載のディジタル・スイ
   ッチブロックであって、制御スイッチ状態マツプが、各
   ２０Ｍチャネル・ロケーション毎に、ＰＣＭチャネルが
   使用中であることを示すために使用される使用中ビット
   、ＰＣＭチャネルが使用している伝送時間スロットナ示
   すための識別子、およびさらに経路が２０Ｍチャネルに
   接続されろと競合の可能性のあることを示す経路競合ビ
   ットを含んでいるＰＣＭチャネル順序マツプ形式で設け
   られていることを特徴とする前記ディジタル・スイッチ
   ブロック。 （５）特許請求の範囲第１項に記載のディジタル・スイ
   ッチブロックであって、制御スイッチ状態マツプが、各
   時間スロット・ロケーション毎に、スロットが使用中で
   あることを示す使用中ビット、経路の他端に接続された
   ２０Ｍチャネルを示す識別子、往復経路が予約すなわち
   作動されたことを示す２つの予約ビット、および多重接
   続構成および伝送に使用されるリンク・リストを含んで
   いるスロット順序マツプ形式で設けられていることを特
   徴とする前記ディジタル・スイッチブロック。 （６）特許請求の範囲第１項から第５項のいずれかに記
   載のディジタル匈スイッチブロックであって、コｙ）ロ
   ーラが２Ｎル一プ直列構成で接続されており、隣接する
   コントローラ間のループ接続を切って、さらにコントロ
   ーラを追加し、追加のコントローラを接続することによ
   −ってコントロー　ラを追加する前記ディジタル・スイ
   ッチブロック。