JPS5944194A - 通信デイジタル・スイツチブロツク - Google Patents

通信デイジタル・スイツチブロツク

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JPS5944194A
JPS5944194A JP58139299A JP13929983A JPS5944194A JP S5944194 A JPS5944194 A JP S5944194A JP 58139299 A JP58139299 A JP 58139299A JP 13929983 A JP13929983 A JP 13929983A JP S5944194 A JPS5944194 A JP S5944194A
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controllers
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0407Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Small-Scale Networks (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は通4Mディジタル・スイッチブロックに関し、
特に通信ンステムにおけるスイッチブロックの制御回路
に関する。
現在使用されているディジクル・スイッチブロックは、
大規模集積回路技術の変化にともない経済的でなくなっ
た。製造および保守についての費用削減の要求、信頼性
改善の要求と共にスイッチブロックの処理量改善の要求
が常にある。
ディジタル・スイッチブロックは、多数のディジタルス
イッチング(交換)モジュールで構成きれ、各モジュー
ルは空間一時間−空間形式でディジタルPCM (スイ
ッチング)交換を実行するLSI装置として構成されろ
。このモジュールは単一方向の動作を行ない、入力チャ
ネルがら出力チャネルへのディジタル符号化音声を切換
えることができる。モジュールはその入力インターフェ
ースにおける並列または直列創作の組み合わせが可能な
ようにプログラムされることができる。入力チャネルか
ら出力チャネルへのスイッチング(切換え)の構成は、
モジュール内に保持され、直列制御インターフェースに
よって送られるメツセージによって変更することができ
る。ディジタルスイッチング(交換)モジュールのさら
に詳細な説明は英国特許出願第2,08ろ、319 A
号明卸j書に開示されている。
本発明の目的は動作の信頼性を改善すると共に費用効果
よく処理量の改善を行なうことのできるディジタル・ス
イッチブロックを提供することである。
本発明によるディジタル・スイッチブロックは複数のプ
ロセッサ・クラスタを含む通係装置に使用され、該プロ
セッサ・クラスタは直列構成で接続された複数のコント
ローラと周辺インターフェース・バッファを介して通信
し、該プロセッサ・クラスタはさらに、ディジタル・ス
イッチブロックと通信し、該スイッチブロックはPCI
A伝送入力チャネルに接続された複数の受信ディジタル
交換モジュールおよびPOM伝送出力チャネルに接続さ
れた複数の送信ディジタル交換モジュールを含んでおり
、前記受信および送信ディジタル交換モジュールは、全
てのコントローラが接続されている複数の中央ディジタ
ル交換モジュールによって相互接続され、受信ディジタ
ル交換モジュールおよび送信ディジタル交換モジュール
間の相互接続は1全てのディジタル交換モジュールの現
状態を表わし、ディジタル・スイッチブロックを通る接
続経路を検出するコントローラ中に貯えられた複数の制
御スイッチ状態を使用して中央ディジタル交換モジュー
ルによって設定されるものである。
以下、図面を参照しながら本発明の詳細な説明する。
第1図を参照すると、一対の外部ディジタル交換モジュ
ール(DSM )か二組すなわちRx DSM Xおよ
びTx DSM XとRx DSM Yおよび’、rx
 DSM Yが中央ディジタル交換モジュールDEIM
と共に示されている。各外部ディジタル交換モジュール
DSMおよび各中央ディジタル交換モジュールDSM間
には8つの音声チャネルが存在し、全部で512個の音
声チャネルがある。これらのチャネルはスロットとして
知られている。1つのスロットによりパルス符号変調チ
ャネルPC!M am (RxまたはRy )のデータ
が中央ディジタル交換モジュールDSMに伝送されある
いは中央ディジタル交換モジュールから伝送される。パ
ルス符号変調チャネルPOM OHは、それが接続され
ている外部ディジタル交換モジュールDSMのスロット
を使用するだけである。
第2図を参照すると、POMチャネルAすなわちPOM
 OHAおよびPOMチャネルBすなわちOHB間に設
定されるデュプレックス経路が示されている。
全部で6個のディジタル交換モジュールか第2図には含
まれている。スロットx−x’、y−y’は、Xおよび
yが−またX′およびy′が中火ディジタル交換モジュ
ールでつながるように遮択されなけれ王ならない。
4個のスロットは任意であり、制御系は上記2つの条件
を満足するようなスロットを見つけなければならない。
この制御系プロセスは経路ザーチとして知られる。
極めて簡単化して経路ザーチな速めるために、デュプレ
ックス経路を形成する各ンンゾレツクス経路がお互いの
間で一定関係を保つように構成される。この簡単化はR
x外部ディジタル交換モジュールのスロットを、それと
対をなずTx外部ディジタル交換モジュールのスロット
と一対一の対応付けを行なうことによって実現される。
この一対一の対応関係はデュプレックス経路のイ目関機
能として知られているものである。これは、対応するR
x外部ディジタル交換モジュールのスロットが空いてい
るとき、Tx外部ディジクル交換モジュールのスロット
の使用可能性を保証するものである。こうしてデュプレ
ックス経路の一方向が形成されると、逆方向の接続も行
なわれる。
2つのスロッ)XおよびX′は、1つのデュプレックス
経路を形成する2つの異なるンンプレツクス経路の第1
および第2の半分である。デュプレックス経路の相関機
能を使用することにより経路ザーチは2つの空きRxス
ロット(例えば、第2図のXおよびy)を見つげること
になる。次に、デュプレックス経路は、デュプレックス
経路のオ目関機能に関連して選択される経路X′および
y′によって保証される。
制御系はスイッチにおける呼出しを設定するために2つ
の操作を実行しなければならない。
操作I: スイッチ要求を受信すると、制御系はスイッチ状態を検
査し、デュプレックス経路を形成する4個のスロットを
見つけなければならない。
操作■: 経路を設定するためにディジタル交換モジュール用の6
つのコマンドを和み合わせて出力しなければならない。
(他の4=J随のコマンドもあるけれども、ここでは説
明し1にい。)操作口上制御スイッチの状態マツプを使
用することによって実行される。
スイッチ・マツプを使用′1−ることによりスイッチ状
態の検査および経路ザーチの両方な数白μSで実行する
ことかできる。
デュプレックス経路の相関機能によって、Rx外部ディ
ジタル交換モジュールおよびそれに対応するTx外部デ
ィジタル交換モジュールのマツプはほぼ同一であるから
それらは1つのグループのマ・ツブに組み入れられろ。
このグループ内には全部で5つのマツプがある。
1、安約ビット+1−rツブ If、  POMチャネル1−序マツブ111、スロッ
ト順序マツプ 中央ディジタル交換モジュールの状態は外部デイジタル
交換モジュールの状態から推定し得るからそれらのマツ
プはない。
各RxおよびI’xのディジタル交換モジュールの対に
ついて1つの要約ビット・マツプがある。これは、これ
らのディジタル交換モジュールおよび中央ディジタル交
換モジュール間のルートの使用中または空き状態を最も
簡単な形式で示す。各中央ディジタル交換モジュールに
至るルートについて1つの要約ビットがある。このビッ
トは、使用できる中央チゝイジタル交換モジュールスロ
ットがなければ使用中(ビジー)にセットされ、さもな
げれば空きにセットされる。
64個の中央ディジタル交換モジュールがあるから64
個の要約ビットがある。64個の一要約ビットはこのR
XおよびTxディジクル父父上モジュール対対する要約
ビット・マツプとなる。
要約ビット・マツプは経路サーチを実行するために使用
されろ。2個のRxおよびTxディジタル父父上モジュ
ール対要約ビット・マツプが比較され、経路は一第3図
に示されるように、空きの状態にある対応の中央ディジ
タル交換モジュールによって与えられる。
ti、  PCMチャネル)(V>序マツプ3つの情報
項目が、第4図に示されろように各PCMチャネル・ロ
ケーションに貯えられる。
a、  PCMチャネルが1すy相中であることを示ず
使用中(ビジー)ビット b、  PCMチャネルか使用中のスロットC1もう1
つの経路がPCMチャネルに接続されると一経路の競合
が生ずるuJ #iヒt1−のあることを示す経路競合
ビット 経路競合ビットは全ての経路が完全に作動されている場
合、使用中ビットに等しい。1人力から幾つかの出力チ
ャネルに伝送する多重接続の機能がチャネルに組み込ま
れる場合にのみ両方のビットが必要となる。そのような
場合には、いくつかの経路が予約され(例えば、タイム
スロット16ボツクスへの帰路)、使用中(使用中ビッ
トがセットされている)のPCMチャネルおよび経路競
合の可能性(経路競合ビットがセットされている)とを
区別なすることが必敬となる。
Ill、スロット順序マツプ スロット・ロケーション毎に、第5図に示されろよ51
tC5つの情報m目が貯えられる。
a、スロットが使用中で゛あることを示す使用中ビット b、スロットを使用しているPCMチャネルC1経路の
他端に接続されたPCMチャネルd、往往経路か予約ま
たは作動されたことを示す2つの予約ビット 0、リンク・リスト(多重接続および伝送のためにのみ
使用される) コンI・ローラのデータ領域中のスイッチ・マツプは自
由に変更可能であり、トレース敬求を簡単化するために
、例えは予約ビットの追加を実行することができる。マ
ツプはスイッチ・アーキテクチャか収容できるなら新し
い機能を6入1°るために町描成づ−ることかでき、あ
るいは機能のどれかが必要でないなら簡単化することか
できる。マッシの記憶方法を調整することによって処理
の簡n1化と高速化を実現することができる。この方法
は、例えば、経路サーチのアルゴリズムおよびバッキン
グ・アルゴリズムに使用することができる。
スイッチ・マッシ0の保護はコントローラの保睦によっ
て力えられる。コントロ−ラは死重化され、スイッチ・
マツプ中の単一の誤りでは制御系か誤動作することはな
い。さらにスイッチ・マツプ中の如伺なる誤りも、要求
が誤り領域を含んで実行されると多数決回路で検出され
る。
これらのスイッチ・マツプを使用ゴると、スイッチの状
態情報が中央に集められ、処理が簡単化され、付随する
処理オーバーヘッドを伴うディジタル交換モジュールか
らの間合ぜが取り除かれるので処理時間が短くなる。
スイッチ構成で割当ておよびクリアー決求のための概算
処理時間は典型的には次の通りである。
割当て要求−1,2ms クリア要求=0.8ms これらの数値は多重コントローラ構成の場合のものであ
る。これらの値は単一のコントローラの場合もう少し小
さい1直となる。
第6図は制御系をさらに詳細に示す。
最大のノステムでは4台のコントローラがあり、また8
個のプロセッサ・クラスターがあり、各クラスターはコ
ントローラとメツセージの送受を行なうことのできる周
辺インターフェース◆バッファFIBを有する。
ロック 第71凶はコントローラとスイッチブロックとの通信方
法を示す。どのコントローラも中央モジュールのいずれ
とも直接メツセージの送受をすることができる。外部デ
ィジタル交換モジュールへのメツセージは中央段のトラ
ンキングを通って、フレーム開始ワイヤで送られる。外
部ディジタル交換モジュールからのメツセージはこのル
ートを逆にたどる。うげ1台回線は双方向性であるけれ
どもフレーム開始ワイヤは単一方向性である。実除、中
央モジュールから外部モジュールへのメツセージは中央
モジュールから出て行くフレーム開始ワイヤで伝送され
、外部モジュールから中央モジュールへのメツセージは
人ってくるフレーム開始ワイヤで伝送される。
経路サーチ中の競合 1つ以上のコントローラが外部ディジタル交換モジュー
ルのどれか1つの要約ビット・マツプに対して読出し/
書込みアクセスを行なう。2台のコントローラが同時に
同一のスロットを選択することは許可されない。これを
防止するため、ある任意の時間において1台のコントロ
ーラだけが、割当てを実行するための胱出し/書込みア
クセスを行なうことができる。さらに、コントローラは
所定のマツプ拳セットを管理するコントローラ中のソフ
トウェアによるゝロック”によってアクセスできないよ
うにされる。このゝロック“は要約ビット・マツプが割
当てのために使用中であればセットされ、要約ビット・
マツプが戻されるとリセットされる。コントローラがあ
る割当てのために要約ビット・マツプを使用したい場合
には何時も最初にその使用可能性がチェックされる。
要約ビットに関するソフトウェアによるゝロック”によ
ってさらに問題が生ずる。同一の2つのディジタル交換
モジュール間で割当て要求を実行する2台のコントロー
ラはそれぞれ2つのディジタル交換モジュールの一方の
みの要約ビット・マツプを得てロックしてしまう。各コ
ントローラは一方の要約ビット・マツプに対して読出し
/書込みアクセスを行ない、経路サーチを開始しようと
して他方のマツプの解除を待つ。どちらも解除しなけれ
ば、要約ビット・マツプは何時までも使用することがで
きない。この問題例は特定の優先順位でのみ要約ビット
−マツプを得ることができるようにすることによって解
決される。例えば、最高の番号が付与されているディジ
タル交換モジュールの要約ビット・マツプが最初に得ら
れるようにする。最高の優先順位の要約ビット・マツプ
か得られた後にのみ、コントローラば第2番目のマツプ
をアクセスすることができる。再び第8図を参照すると
、コントローラ1は、ディジタル交換モジュールAに対
する要約ヒ′ットを有し、ディジタル交換モジュールB
に対1−る要約ビットを要求している。コントローラ2
はテゝイジタル交換モジュールBに対する要約ビットを
有し、ディジタル交換モジュールAに対する要約ビット
を要求している。これはロック拳アンプ状態である。ロ
ック嗜アップを防ぐために、コントローラ1がアクセス
に成功し、続いてディジタル交換モジニールBに対する
要約ンットを要求し、一方コントローラ2はディジタル
交換モジュールへの解除を待つことを仮定して、両方の
コントローラは最初にディジタル交換モジュールAの要
約ビットを要求する。
このことが第8図に示されても・る。
割当てメツセージのンーケンスをできるだけ短(するた
めに、割当てスイッチ要求は、プロセッサ・クラスター
によって局部的に最高の優先順位のマツプを保持する厳
島番号のディジクル交換モジュールを管理するコントロ
ーラに伝達される。
一様に分散された割当て処理ロード(処理負荷)を得る
ために、高番号および低番号のディジタル交換モジュー
ルはコントローラ間で等しく分配される。
制御操作が、割当て要求およびクリア吸水が多重コント
ローラ・システムで如何に実行されるかを示す第9図−
第16図のフロー・メツセージ・シーケンスに示されて
いる。
メツセージ/フロー・チャートラ1史用′1−ることに
より、第17図および第18図に示されるようなメツセ
ージ/フロー・ダイヤグラムか、単一コントローラおよ
び2台のコントローラ・システムについてそれぞれ得ら
れる。数値は秒当り1.000のスイッチ要求について
コントローラに出入りする平均のメツセージ数を示す。
メソセージを分解することによって必要な通信帯域幅の
概算値が得られる。
コントローラの命令時間の概算値によって2つのシステ
ムの処理能力の比較が行なわれ、非常に商い処理能力は
多重コントローラを使用することによって実現できる。
メツセージ構造 表1 1 B−+A、応答 メツセージ構造は表1に示されている。その長さの概算
値は各メツセージに対するものであり、これらの値によ
って入力および出力の2つのシステムで必要とされる帯
域幅が計9されろ。
メツセージ入力; 103X8X16ビソト/5ee=
 1.28 X 1[15ビツト/secメツセージ出
カニ 10′3X8x16+2x103x4刈6+2x
ICJ”x6x16−t−1x10”x6X 16+H
1’ x4 X 16 =6.72x 105ビツト/5ec 1台のコンlローラについて メツセージ入カニ 250X8X16+250X8X1
6+125x8x16+125x10x16+125X
8X16+125X8X16=1.32X105ビツト
/sec メツセージ出カニ ILl”X4x16−1−103x
6x16+500X6x16+500.X4x16+ 
125 X 6 + 125 x 10 x 16+1
25X8X16+125X6X16+250X8X16
+250x8x16 = 3.64X 105ビツト/Elecこれらの値は
、コントローラへのメツセージ帯域幅は各システムにつ
いて大体同じであり、コントローラからのメツセージ帯
域幅は単一コントローラからの帯域幅の半分よりも少し
大きい。
さらに多くのコントローラかシステムに追加されると、
コントロー ラへのまたコントローラからの帯域幅は減
少する。
コントローラへのインターフェースおよびコントローラ
からのインターフェースは2Mb/sで動作し、多重コ
ントローラ構成の場合、使用帯域幅の大きさしま使用可
能な帯域幅の20係程度である。
コントローラを通るメツセージ・フロー第17図および
第18図は単一コントローラおよび2台のコントローラ
・システムにおけるメツセージの流れを示す。2台のコ
ントローラ・システムのためのメツセージの分解はメツ
セージ・フローチャートから得られる。
Aは割当てスイッチ要求のための」/−均サービス時間
をmsで表わしたものとする。
Cはクリア・スイッチ要求のための平均サービス時間を
msで表わしたものとする。
絶対最大処理類は、割当ておよびクリア安来か長時間に
亘って1:1の比であるとづ−れば、000 □−−要求/seaで与えら才する。
A −1−C 単一コントローラの場合、処理時間は次のように概算さ
れる。
A = 1.1 ms −0= Q、7 me絶対最大
処理量は約1100要求/secである。
2台のコントローラ争システム 表2は、第18図において通過する各椋メツセージに対
する概算ザービス時間を示し一2台のコントローラ・シ
ステ11におけるftt制御メツセージに対する平均サ
ービス時間を示づ。
表2 メツセージ当りの平均サービス時間は約480μ日で一
絶対最大処理量は約2,100要求/SθCである。
多重コントローラ・システムによって非常に大きい処理
量の得られることが明らかである。
制御トラヒック量はスイッチに対する仕η1およびスイ
ッチが可能な平均サービス時間の比で定義される。
この量によって制御トラヒック量の絶対最大処理量が決
定される。
絶対最大処理量は圧用の作業に対してP=1およびP<
1で寿えもれる。
制御トラヒック鷺がシステム内Q)コントローラの数に
大体逆比例するとづ゛れは、多重、コントローラ・シス
テムによって高い処理1か得られる。
応答時間に影響を与えろ5つの主な要因かある。
1、処理時間 Il、無視しうる程度のメソセージ伝送肋間111、待
ちオーバーヘッド 待ちオーバーヘッドは制御トラヒック量Pによって主に
決定され、単一コントローラーシステムの場合について
は第19図に、また多重コントローラ・システムについ
ては第2[1図に示されている。
単一コントローラの場合のメツセージはトラヒック量P
の待ち行列において一回だけ待つ。多1コントローラ・
システムにおける割肖ておよびクリアについての待ち順
序は査号の付された矢印で示される。
両方の軟木メツセージに対してトラヒック量P/mの待
ち行列において3回だけ待たされる。
低沙求速度の場合、待ちオーバーへ、ラド、従って全体
の特性は羊−コントローラ・システムより少しはかり良
いうしかしながら、単一システムにおける制御トラヒッ
ク量は待ちオーバーヘッドの1つなので、これは増大し
、多重コントローラ・システムにおり′るろつの待ちオ
ーバーヘッドを越える。これは単一コントローラ書シス
テムの処理容量がはるかに少ないという事実から直接得
られる。律実−その絶対最大処理量の付近で動作してい
る単一コントローラの応答時間は、同一の総合トラヒッ
ク・ロードで要求を共有している幾つかのコントローラ
より速い場合がある。かくして、多重コントローラ・シ
ステムによって、尚トラヒック・ロードの場合、比較的
短い応答時間で高処岬量が州られろ。十分な斂のコント
ローラを使用することによって、事実上如何なる処理容
量も実現することができる。
多重コントローラ・システムの融通4I4.によって、
スイッチの制御要件を経済的に合わせと)ことかできる
。小規模のスイッチ梠゛成では大規模σノスイッチセに
成で必要とされる大規模の制御処理答世の費用の問題は
生じない。という())け追加のコントローラかスイッ
チ規模に応じて(受用され、スイッチ規模と制御容量を
比例させることかできる。
通信制御 匍制御ハードウェアは、多数のコントローラ、スイッチ
ブロックとのインターフェースおよび交換中央制御プロ
セッサ・クラスクーから成る。これらの機能を実行する
ために、コントローラは互いに接続されかつ全てのイン
ターフェースに接続される。
第21図は制御轡能によって必要とされる典型的通信経
路を示す。64本のケーブルによりプロセッサ・インタ
ーフェース・バッファ1)IBO−7およびコントロー
ラCo −03か接続され、12本σ)内部コントロー
ラ・ケーブルがある。62本のケーブルによりコントロ
ーラOU −06および中央スイッチ08Q−083が
接続される。中火スイッチas□−cs3かも外部スイ
ッチ09Q−〇647への通信制御はスイッチ・ブロッ
ク拳ケーデルを介して行なわれる。外部スイッチ03Q
−os47はろO’72ディジタル回線終端DLTに達
する。示されるケーブル数は′10Bであり、誤りに対
1−る保詭を行なうために二重化ケーブルを含んでいろ
。これらの経路を与えるためのケーブルの相互接続によ
って問題が発生される。第1の問題はコントローラで終
端しなければならないケーブルの数の多さである。この
ためにコントローラの寸法が太き(なる。第2の問題は
相互接続に必要なケーブルの総数である。
これらの問題に対する解決法は、第22図に示されるよ
うにコントローラとインターフェースを62本のケーブ
ルでループ状に接続することである。都合の悪いことに
、ループ状の内部コントローラ通信システムによって次
のような問題か発生する。
1、複数のコントローラがループに対してメツセージを
送る場合、競合の問題かづ1へ生1−る。
11、大きなループを同期させること、すなわち、ルー
プ内に使用可能な空きスロットが存在する場合、コント
ローラに指示することが離しい。
111、ループ構成は、さらにコントローラおよびイン
ターフェースを含むように拡張′1−ることか難しい。
IV、  ループ構成は信頼性に問題があり、ループ内
に単一故障があればルーフ0全体がだめになる。
■、するルーフ0・システムにおいては、ループの囲り
の長い伝達遅れがある。
vl、あるループΦンステムは、メツセージの処理量の
問題がある。
これらの問題は以下に説明する制御)・イウエイによっ
て解決される。あるコントローラともう1つのコントロ
ーラとの通信方法は、第23図および第24図に示され
るように全てのコントローラに転送先アドレスを含んで
いろメツセージを伝送することである。そのメツセージ
を受は取るコントローラは転送先アドレスによって識別
される。
第24図に示されろように、転送先アドレスな含んでい
るメツセージがデータ送信機によって伝送される。デー
タ受信機Rxは転送先アドレスによってコントローラが
識別されるとそのメツセージ\ を受信する。第25図は、第26図に示される多数の伝
送通信リンクが多重対のケーブルによってどのように相
互接続されるかを示す。この形式は制御ハイウェイと呼
ばれる。
制御ハイウェイの説明 以下の要素によって第825図に示される制御ノ・イウ
エイが構成される。
a、 コントローラ、C ハイウェイに接続されたコントローラCは二車化されて
いる。これらのコントローラは非同期で運転され一人力
および出力で再同期がとられる。
二重化されているコントローラは待ちセレクタQ61か
ら同期して入力を受信する。また、それらはデータ送信
機TX K出力する場合に再回期される。
b、データ送信機、Tx データ送信機Txは二連化されたコントローラCからデ
ータを受信じ一コントローラの杓同期化を行ない、その
コントローラに関連伺けられる直列制御ハイウェイにチ
゛−りを伝送する前にテ゛−タの多数決をとる。
c、−1′−夕受信機および待ち行列、RQデータ受信
機はコントローラから伝送される直列制御ハイウェイ上
のメツセージをモニタ1−る。
メツセージがそれと関連付けられるコントローラを通過
すると、そのメツセージがその待ち行列にコピーされろ
d、待ち行列セレクタ、QS 待チ行列セレクタQ、Sはメツセージをさかしている待
ち行列を走査し、メツセージが見つかると−3つのコン
トローラに同期して送られる。コニ/トローラAからコ
ントローラDに送られているメツセージを考えてみると
、次のようなンーケンスが発生する。
1、 コントローラAは、コントローラDからの未処理
のメツセージ受信のチェックを行なう。メツセージ受信
応答が未処理のままであれば、コントローラAは応答も
しくはタイツ、アウトを待つ。
11、  コントローラAはメツセージのフォーマット
を、転送先アドレスを先にしてチェック符号が続くよう
にする。
iii、  コントローラAは多数決回路および送信機
と再同期化がとられる。
lv、  コントローラAは、直列制御ハイウェイに伝
送する前にデータの多数決をとる送信機にメツセージを
送る。唯一つの送信機のみがハイウェイのどれか1つの
リンクに接続されCいるからメツセージを直列制御ハイ
ウェイに送る場合競合は発生しない。
■、コントローラCおよびBの受信機がコントローラA
からの直列ハイウェイ上のメツセージ受信知するが、ア
ドレスが合わないので、そのメツセージは無視される。
vl、  コントローラDの受信機は直列リンク上のメ
ツセージを検出し、アドレスが合うから、そのメツセー
ジは待ち行列に貯えられる。
vii、  コントローラDの待ち行列セレクタは受信
待ち行列の走査を行なうからコン)・ローラAからのメ
ツセージを見つける。次いでメツセージはコントローラ
Dと再同期してコントローラに送られる。
vi:+、  コントローラDはチェック省号の確認を
行なう。チェック符号が無効であれは、故降分析動作が
開始される。チェック符号が有効であれは、メツセージ
受信の応答が上記(11およびvii )で述べたのと
同様なシーケンスを使−っでコントローラAに送られる
。メツセージ受信かコア 1−ローラAで行なわれると
、さらにメツセージがAからDに送られる。応答がAお
よびDのメツセージに必要ならば、メツセージ受信はプ
ロトコル中の応答メツセージによって代用することもで
きる。
制御ハイウェイ上の各ケーブル・リンクは10対のケー
ブルを使用する。このケーブル内の対は次の通りである
再タイミングはスイッチ中グロックで使用されたのと同
様な方法で行なわれる。4Mb/eの8対は、2Mb/
sの16リンクとして使用され、これらのリンクの各々
は1つのコントローラに対する伝送通信リンクとして使
用することができる。これによって16個のコントロー
ラまたはインターフェースを制御ハイウェイに接続′1
″ることかできる。
信頼性の要求を満すように、ルーフ0は二重化によって
保護される。メツセージは異なる方向K /L/−プの
囲りを転送され、次のような利点が得られる。
1、両ループ内の故障により、第26図に示されるよう
に部分的にサービスが行なわれない。コントローラろお
よび4は、両方向に互いに通信することができ、コント
ローラ1−2.5および6も両方向に互いに通信するこ
とができる。
11、ループの拡張は、第27図に示されるように容易
に行なうことができる。拡張シーケンスは次の通りであ
る。
a)全てのリンク・インターフェースがゝサービス中“
であることをイ准認する。
b)’IJンクAおよびBを取り除く。両ループを使用
することにより、コントローラ1−6は依然として通信
を行なうことができる。
C)リンクO,D、*およびFを追加する。
以上述べた制御通信ハイウェイによって、通常のループ
通信ハイウェイに附随する問題は解決されるが、使用ケ
ーブル数が少なくてよいという利点もある。
制御通信ハイウェイは、コントローラ、周辺インターフ
ェース−バッファおよび中火スイッチ・モジュール間で
のみ便用1−るりに適して、いる。外部スイッチ・モジ
ュールへの制御通信は、中央スインチ・モジュールを介
し、さらにスイッチ・ブロック・ケーブル中のフレーム
開始ワイヤを介して外部スイッチ・モジュールに送られ
る。
【図面の簡単な説明】
第1図はスイッチブロックの概念図、第2図は第1図に
示されるスイッチブロックを通るデュプレックス経路を
示す図、第ろ図はディジクル交換モジュールXおよびデ
ィジタル交換モジュールYについての要約ビット・マツ
プを示す図、第4図は外部ディジタル交換モジュールに
ついてのPCMチャネル順序マツプを示す図、第5図は
外部ヂ・rジタル交換モジュールについてのスロツNI
I[Jマツプを示す図、第6図は制御系通信ネットワー
ク乞示す図、第7図はコントローラ・スイッチブロック
通信ネットワークを示す図−第8図は経路サーチ中のコ
ントローラ間の競合を示す図、第9図から第16図は多
重コントローラ・システムで実行されるフローおよびメ
ツセージ・シーケンスを示づ一図、第17図は単一コン
トローラの場合のメツセージ・フローを示す図、第18
図は2台のコントローラの場合のメツセージ・フローヶ
示す図、第19図および@20図は、それぞれ単一およ
び多重コントローラについての持−ぢオーバーヘッドを
示す図、第21図は制御機能が必要と1−ろ典型的な通
信経路を示す図、第22図はループ欠使用する制御機能
が必要とする通信紅路タ示1−図、第23図および第2
4図は、それぞれ伝送通信リンクおよびメツセージ形式
を示す図、第25図は制御ハイウェイを示す図、第26
図は両方の通信ループ中の故障の影響を示す図、第27
図はコントローラがどのようにしてループに追加される
かを示す図である。 代理人  浅 利   皓 オニ図 才2図 第4図 オ6図 ρIB 才11図 1′0セ、ツづ                  
づ7トロ′ラ       グントローラダ乃くマー 
      PIB             (2オ
i3図 オJ4図 才f9図      才20図 ォ2i図 才22図

Claims (1)

  1. 【特許請求の範囲】 (1)  直列構成で接続された複数のコン) o −
    ラド周辺インターフェース・バッファを介して通信し、
    さらにディジタル・スイッチブロックと通信する複数の
    プロセッサ・クラスターを含んでいる電気通信装置に使
    用されるディジタル・スイッチブロックであって、前記
    スイッチグロックは入力20M伝送チャネルに接続され
    た複数の受信ディジタル交換モジュールおよび出力PO
    M伝送チャネルに接続された複数の送信ディジタル交換
    モジュールを含んでおり、前記受信および送信ディジタ
    ル交換モジュールは、全てのコントローラが接続されて
    いる複数の中央ディジタル交換モジュールによって相互
    接続され、受信ディジタル交換モジュールおよび送信デ
    ィジタル交換モジュール間の該相互接続は、全てのディ
    ジタル交換モジュールの現状態を表わす前記コントロー
    ラであって且、ディジタル・スイッチブロックを通る接
    続経路を識別する前記コントローラの中に貯えられた複
    数の制御スイッチ状態を使用して中央ディジクル交換モ
    ジュールによって設定されろことを特徴とする前記ディ
    ジタル・スイッチブロック。 (2、特許請求の範囲第1項に記載のディジタル・スイ
    ッチブロックであって、ディジタル交換モジュール対お
    よび中央ディジタル交換モジュール間の経路の使用/空
    きの状態を表わす制御スイッチ状態マツプが各受信およ
    び送信ディジクル9換モジユール対毎に1つの要約マツ
    プの形式で設けられ一該マツブは各中央ディジタル交換
    モジュールへの経路を表わし、中央ディジタル交換モジ
    ュールへの通信経路を設定するために利用可能な伝送時
    間スロットがない場合には使用中の状態を示すようにセ
    ットされる1つの要約ビットを含んでいることを特徴と
    するディジクル・スイッチブロック。 (3)特許請求の範囲第2頌に記載のディジタル・スイ
    ッチゾロツクであって、2つの対応する受信および送信
    ディジタル交換モジュール対の要約マツプが比較され、
    対応する中央ディジタル交換モジュールが空いていると
    経路が設定されることを特徴とする前記ディジタル・ス
    イッチブロック。 (4)特許請求の範囲第1項に記載のディジタル・スイ
    ッチブロックであって、制御スイッチ状態マツプが、各
    20Mチャネル・ロケーション毎に、PCMチャネルが
    使用中であることを示すために使用される使用中ビット
    、PCMチャネルが使用している伝送時間スロットナ示
    すための識別子、およびさらに経路が20Mチャネルに
    接続されろと競合の可能性のあることを示す経路競合ビ
    ットを含んでいるPCMチャネル順序マツプ形式で設け
    られていることを特徴とする前記ディジタル・スイッチ
    ブロック。 (5)特許請求の範囲第1項に記載のディジタル・スイ
    ッチブロックであって、制御スイッチ状態マツプが、各
    時間スロット・ロケーション毎に、スロットが使用中で
    あることを示す使用中ビット、経路の他端に接続された
    20Mチャネルを示す識別子、往復経路が予約すなわち
    作動されたことを示す2つの予約ビット、および多重接
    続構成および伝送に使用されるリンク・リストを含んで
    いるスロット順序マツプ形式で設けられていることを特
    徴とする前記ディジタル・スイッチブロック。 (6)特許請求の範囲第1項から第5項のいずれかに記
    載のディジタル匈スイッチブロックであって、コy)ロ
    ーラが2Nル一プ直列構成で接続されており、隣接する
    コントローラ間のループ接続を切って、さらにコントロ
    ーラを追加し、追加のコントローラを接続することによ
    −ってコントロー ラを追加する前記ディジタル・スイ
    ッチブロック。
JP58139299A 1982-07-30 1983-07-29 通信デイジタル・スイツチブロツク Granted JPS5944194A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8222036 1982-07-30
GB08222036A GB2125254B (en) 1982-07-30 1982-07-30 Telecommunications digital switchblock

Publications (2)

Publication Number Publication Date
JPS5944194A true JPS5944194A (ja) 1984-03-12
JPH021478B2 JPH021478B2 (ja) 1990-01-11

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ID=10532020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58139299A Granted JPS5944194A (ja) 1982-07-30 1983-07-29 通信デイジタル・スイツチブロツク

Country Status (11)

Country Link
US (1) US4530089A (ja)
EP (1) EP0100585B1 (ja)
JP (1) JPS5944194A (ja)
AU (1) AU548753B2 (ja)
CA (1) CA1205891A (ja)
DE (1) DE3374753D1 (ja)
GB (1) GB2125254B (ja)
KE (1) KE3686A (ja)
MT (1) MTP933B (ja)
PT (1) PT77057B (ja)
ZA (1) ZA833763B (ja)

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CA1205891A (en) 1986-06-10
DE3374753D1 (en) 1988-01-07
GB2125254A (en) 1984-02-29
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PT77057A (en) 1983-08-01
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