JPH02135504A - 制御装置の動作試験方式 - Google Patents

制御装置の動作試験方式

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JPH02135504A
JPH02135504A JP63289648A JP28964888A JPH02135504A JP H02135504 A JPH02135504 A JP H02135504A JP 63289648 A JP63289648 A JP 63289648A JP 28964888 A JP28964888 A JP 28964888A JP H02135504 A JPH02135504 A JP H02135504A
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JP
Japan
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circuit element
control device
circuit
forced
terminal
Prior art date
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Pending
Application number
JP63289648A
Other languages
English (en)
Inventor
Reiji Takeuchi
竹内 玲治
Shuji Ozaki
尾崎 修二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Priority to JP63289648A priority Critical patent/JPH02135504A/ja
Publication of JPH02135504A publication Critical patent/JPH02135504A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は制御装置の動作試験方式にかかり、詳しくは、
電力用保護制御装置等を構成する回路要素の動作試験を
行うための動作試験方式に関する。
(従来の技術) 従来、電力用保護制御装置の動作試験を行なう場合、制
御装置内部の特定の回路または機能の動作または不動作
状1ぷを強制的に作り出す必要が生じることがある。
例えば、第3図において、A、Bが制御装置内の回路要
素であるとし、これらの出力側にアンド回路AD□、否
定回路NT1.NT2.アンプPA1及び、リレーRY
が順次接続され、制御装置は1回路要素A、Bの動作時
にこれらの出力信号が“H”となることにより、リレー
RY、を動作させてその接点Y8を閉じるような機能を
有しているとする。
このような制御装置の動作試験にあたり、回路要素A、
Bの動作状態を模擬するには、各回路要素A、Hの出力
側にオア回路OR□、OR,をそれぞれ設けて強制動作
端子Ta□、Ta、から強制動作信号を入力可能とし、
また、アンド回路AD、の動作状態を模擬するにはその
出力側にオア回路OR3を設けて強制動作端子Ta、か
ら強制動作信号を入力可能とし、更に、回路要素A、B
等の不動作状態を模擬するには否定回路NT、の出力側
にオア回路OR4を設けて強制不動作端子Tb、から強
制不動作信号を人力可能としている。
このように強制動作信号または強制不動作信号を外部か
ら入力することにより、回路要素A、B等の動作または
不動作を模擬して制御装置の動作試験を行なうものであ
る。
更に別の例として、第4図に示すようにタイマを備えた
制御装置の動作試験方式がある。同図において、A、B
、Cはそれぞれ制御装置内の回路要素であり、回路要素
A、Hの出力信号がアンド回路AD、を介してタイマT
Dに入力され、その出力信号が回路要素Cからの出力信
号及びスイッチSW工からの信号と共にアンド回路AD
、に入力され、その出力信号がアンプPA2を介してリ
レーRY2に加えられている。そして制御装置は。
スイッチSW□及び回路要素Cの動作信号、並びに回路
要素A、Hの動作によるタイマTDの出力信号をアンド
回路AD、を介してアンプPA、に入力することにより
、リレーRY2を動作させてその接点Y2を閉じるよう
な機能を有するものとする。
かかる構成において、例えばタイマTDの入出力動作と
してその動作時間等を測定するには、タイマTDの入力
側及び出力側に入力信号端子J□及び出力信号端子J2
をそれぞれ設け、外部から入力信号端子J1に入力した
信号を出力信号端子J2から取り出してその挙動を調べ
ることにより行なっている。
(発明が解決しようとする課題) 上述した第3図及び第4図の試験方式においては、制御
装置の動作試験のために強制動作端子Ta1l Tax
、 Ta3.強制不動作端子’rb□、入力信号端子J
い出力信号端子J2等の信号端子を制御装置に設ける必
要がある。同時に、これらの端子から入出力される信号
のインターフェース回路(図示せず)を設けなくてはな
らないことから、制御装置が大型化し易くコストも高く
なるといった問題があった。
本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、動作試験のための種々の信
号端子やインターフェース回路等の専用のハードウェア
を用いることなく、制御装置の小型化、低コスト化を可
能にした制御装置の動作試験方式を提供することにある
(課題を解決するための手段) 上記目的を達成するため、第1の発明は、制御装置に設
けられた運転パラメータ設定用の設定手段により、運転
パラメータの一つとして特定の回路要素の動作または不
動作状態を設定し、当該回路要素から強制動作信号また
は強制不動作信号を出力させて当該回路要素の動作また
は不動作を模擬することを特徴とする。また、第2の発
明は、前記設定手段により、運転パラメータの一つとし
て特定の回路要素の入出力端子を前記制御装置に予め設
けられた入出力信号端子に接続し、このうち入力信号端
子から試験信号を当該回路要素に入力した際の挙動を出
力信号端子から検出することにより、当該回路要素の入
出力動作を模擬することを特徴とする。
(作用) 第1の発明によれば、特定の回路要素の動作状態または
不動作状態が、その回路要素の運転パラメータの一つと
して既存の設定手段により設定されるので、外部から強
制動作信号や強制不動作信号を入力することなく回路要
素の動作や不動作を模擬することができる。また、第2
の発明にょれば、同じく運転パラメータにより特定の回
路要素の入出力端子が制御装置に固有の入出力信号端子
にそれぞれ切り替わるため、当該回路要素を介した人出
力信号の挙動を調べることで当該回路要素の入出力動作
を模擬することができる。
(実施例) 以下、図に沿って本発明の詳細な説明する。
まず、第1図は第1の発明の一実施例が適用される制御
装置の要部構成図であり、第3図と同一の構成要素には
同一の符号を付して説明を省略し、以下、異なる部分を
中心に説明する。
すなわち第1図において、1は電力用保護制御装置等に
通常設けられている設定機構である。この設定機構1は
制御装置を構成する各回路要素の運転パラメータを設定
するためのもので、周知のディジスイッチやテンキー等
により構成されている。この設定機構1には、設定内容
をデコードするためのデコーダ2が接続されている。そ
して、デコーダ2の複数の出力は、回路要素A、Bの出
力側に設けられたオア回路OR1,OR,の各一方の人
、刃端子、アンド回路AD工の出力側に設けられたオア
回路OR,の一方の入力端子、否定回路NT□の出力側
に設けられたオア回路OR,の一方の入力端子にそれぞ
れ入力されている。
しかして、この実施例では、制御装置内部の特定の回路
要素または機能の動作あるいは不動作状態を運転パラメ
ータの一つとして取扱い、上記設定機構1により入力す
るものとする。例えば、第1図における回路要素Aが動
作したことを模擬するには、設定機構1に割り付けられ
た回路要素Aの動作条件を設定することにより、デコー
ダ2を介してオア回路OR1の一方の入力端子に強制動
作信号を入力し、これにより回路要素人が動作したのと
同等の状態を生じさせる。
この作用は1回路要素Bの動作状態の模擬やアンド回路
ADよの動作状態の模擬、及び回路要素A、Bの不動作
状態の模擬についても同様であり。
何れの場合も設定機構1及びデコーダ2によって強制動
作または不動作状態を実現することが可能である。従っ
て、第3図のように外部から強制動作信号や強制不動作
信号を人力しなくても、特定の回路要素や機能の動作状
fIAまたは不動作状態を実現することが可能である。
なお、制御装置が複数の設定機構を備えている場合には
、一つの設定機構により回路要素等の対象を選択し、次
の設定機構により強制動作または強制不動作状態を選択
し、更に別の設定機構により強制動作信号や強制不動作
信号を送って実際に動作状態または不動作状態を実現し
てもよい。
次に、第2図は第2の発明の一実施例が適用される制御
装置の要部構成図であり、第4図と同一の構成要素には
同一の符号を付して説明を省略し、以下、異なる部分を
中心に説明する。
第2図において、sw2.sw、はタイマTDの入出力
側にそれぞれ設けられた切替スイッチであり、これらの
共通端子at+ a、はタイマTDの入力側及び出力側
にそれぞれ接続されている。また、スイッチSW2につ
いては、その切替端子C□がスイッチSW□の一端に、
切替端子C2がアンド回路AD2の出力端子に接続され
、スイッチSW3については、その切替端子c3がアン
ド回路AD3の一入力端子に、切替端子c4がアンド回
路AD3の出力端子にそれぞれ接続されている。
更に、第1図と同様に、1はディジスイッチやテンキー
等からなる設定機構、2はデコーダであり、各切替スイ
ッチsw2.sw、はデコーダ2からの制御信号により
、切替可能となっている。なお、切替スイッチsw2.
sw、は、平常時には第2図に示すようにアンド回路A
D2.ADJ側にそれぞれ接続されており、実質的に前
述した第4図と同様の回路を構成している。
この動作を説明すると、設定機構1により運転パラメー
タの一つとして制御信号を生成し、この制御信号はデコ
ーダ2を介して各切替スイッチSW2.SW、に入力さ
れる。これにより、切替スイッチsw、、sw、はそれ
ぞれ切替端子cXI Q4側に切り替オ〕るため、タイ
マ1゛Dの入出力側にはスイッチSW□及びアンプPA
2が直列に接続されることになる。
この時、スイッチSW□は、この制御装置がシステム構
成上、本来的に有している一種の入力信号端子であり、
また、アンプFA、に後続するリレーRY、の接点Y2
は、同じく制御装置がシステム構成上、本来的に有して
いる一種の出力信号端子である。従って、第4図のよう
に専用の入力信号端子や出力信号端子を設けなくても、
試験信号により上記スイッチSWよを動作させて接点Y
2の挙動を調べることにより、タイマTDの動作を模擬
することができ、例えばタイマTDの動作時間等を測定
することが可能となる。
なお、上記各実施例において、オア回路OR。
〜OR4やアンド回路AD工〜AD、はハードウェアで
なくソフトウェアとして構成してもよい、また、制御装
置内の回路要素の種類や接続構成は上記実施例に何ら限
定されるものではない。
(発明の効果) 以上述べたように本発明によれば、制御装置に備えられ
た動作パラメータの設定手段を用いて回路要素の動作/
不動作状態や入出力状態を実現可能であり、動作試験専
用の強制動作端子や強制不動作端子、更には入力信号端
子や出力信号端子を設ける必要がなく、これらの信号の
インターフェース回路も不要であるため、制御装置の小
型化。
低コスト化が可能であるという効果がある。
【図面の簡単な説明】
第1図は第1の発明の一実施例が適用される制御装置の
要部構成図、第2図は第2の発明の一実施例が適用され
る制御装置の要部構成図、第3図及び第4図はそれぞれ
従来例を説明するための制御装置の要部構成図である。 A、B、C・・・回路要素 OR□〜OR4・・・オア
回路AD、〜AD3・・・アンド回路 NT□、NT2・・・否定回路 PA、、PA2・・・
アンプRYユ、RY2・・・リレー   Y□、Y2・
・・接点SW工・・・スイッチ  sw、、sw、・・
・切替スイッチTD・・・タイマ   1・・・設定機
構2・・・デコーダ

Claims (2)

    【特許請求の範囲】
  1. (1)内部の回路要素の運転パラメータを設定する設定
    手段を備えた制御装置であって、前記回路要素の動作ま
    たは不動作を模擬して試験を行う制御装置の動作試験方
    式において、 前記設定手段により、運転パラメータの一つとして特定
    の回路要素の動作または不動作状態を設定し、当該回路
    要素から強制動作信号または強制不動作信号を出力させ
    て当該回路要素の動作または不動作を模擬することを特
    徴とする制御装置の動作試験方式。
  2. (2)内部の回路要素の運転パラメータを設定する設定
    手段を備えた制御装置であって、前記回路要素の入出力
    動作を模擬して試験を行う制御装置の動作試験方式にお
    いて、 前記設定手段により、運転パラメータの一つとして特定
    の回路要素の入力端子及び出力端子を前記制御装置に予
    め設けられた入力信号端子及び出力信号端子にそれぞれ
    接続し、前記入力信号端子から試験信号を入力した際の
    当該回路要素の挙動を前記出力信号端子から検出して当
    該回路要素の入出力動作を模擬することを特徴とする制
    御装置の動作試験方式。
JP63289648A 1988-11-15 1988-11-15 制御装置の動作試験方式 Pending JPH02135504A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51110186A (ja) * 1975-03-24 1976-09-29 Omron Tateisi Electronics Co
JPS6368904A (ja) * 1986-09-10 1988-03-28 Asahi Chem Ind Co Ltd プログラマブルコントロ−ラのチエツク方法及び装置

Patent Citations (2)

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