JPH07264074A - アナログ入出力端末装置 - Google Patents
アナログ入出力端末装置Info
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- JPH07264074A JPH07264074A JP4803994A JP4803994A JPH07264074A JP H07264074 A JPH07264074 A JP H07264074A JP 4803994 A JP4803994 A JP 4803994A JP 4803994 A JP4803994 A JP 4803994A JP H07264074 A JPH07264074 A JP H07264074A
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Abstract
(57)【要約】
【目的】アナログ信号出力側およびアナログ信号入力側
の両方に対し、カウンタおよびスイッチ制御回路を兼用
し、部品点数を低減する。 【構成】カウンタ１４と、このカウンタ１４から出力さ
れる制御パルス信号Ｑ0 ，Ｑ1 と、プロセッサ４から出
力されるクロックパルス信号ＣＬＫに基づいて、アナロ
グ信号出力側の各チャンネルのアナログスイッチ８Ａ，
８Ｂと、アナログ信号入力側の各チャンネルのアナログ
スイッチ１５Ａ，１７Ａおよび１５Ｂ，１７Ｂとを順次
サイクリックにオン動作をさせるスイッチ制御回路２０
とを設ける。
の両方に対し、カウンタおよびスイッチ制御回路を兼用
し、部品点数を低減する。 【構成】カウンタ１４と、このカウンタ１４から出力さ
れる制御パルス信号Ｑ0 ，Ｑ1 と、プロセッサ４から出
力されるクロックパルス信号ＣＬＫに基づいて、アナロ
グ信号出力側の各チャンネルのアナログスイッチ８Ａ，
８Ｂと、アナログ信号入力側の各チャンネルのアナログ
スイッチ１５Ａ，１７Ａおよび１５Ｂ，１７Ｂとを順次
サイクリックにオン動作をさせるスイッチ制御回路２０
とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、主制御装置から伝送ラ
インなどを介して入力される制御データなどのデジタル
信号をアナログ出力信号に変換して現場の被制御装置な
どに出力し、現場の計測データなどのアナログ入力信号
をデジタル信号に変換して、この伝送ラインなどを介し
て主制御装置に出力するアナログ入出力端末装置に関す
る。
インなどを介して入力される制御データなどのデジタル
信号をアナログ出力信号に変換して現場の被制御装置な
どに出力し、現場の計測データなどのアナログ入力信号
をデジタル信号に変換して、この伝送ラインなどを介し
て主制御装置に出力するアナログ入出力端末装置に関す
る。
【０００２】
【従来の技術】図３はこの種アナログ入出力端末装置の
従来例を示す回路図である。図３において、アナログ入
出力端末装置は主制御装置１に伝送ライン２および伝送
インタフェース３を介して接続され、主制御装置から出
力されたシリアルなデジタル信号をパラレルなデジタル
信号に変換するとともに、後述するアナログ入力信号を
シリアルなデジタル信号に変換して、伝送インタフェー
ス３および伝送ライン２を介して主制御装置１に出力す
るプロセッサ４と、このプロセッサ４で変換されたパラ
レルなデジタル信号をこのプロセッサ４からそれらの入
力制御端子ＬＥに入力される、例えば「Ｌ」レベルの制
御信号に基づいて、順次ラッチする２チャンネルのラッ
チ回路５Ａ，５Ｂと、これらラッチ回路５Ａ，５Ｂにラ
ッチされたデジタル信号を順次アナログ出力信号に変換
するＤ／Ａコンバータ６と、それらの入力側がオペアン
プなどからなる増幅回路７を介してＤ／Ａコンバータ６
に、それらの出力側がそれぞれ増幅回路９Ａ，９Ｂを介
し、２チャンネルのアナログ信号出力端子ＯＡ，ＯＢに
接続された２チャンネルのアナログ信号出力側のアナロ
グスイッチ８Ａ，８Ｂと、プロセッサ４からのクロック
パルス信号ＣＬＫが入力され、プロセッサ４から順次サ
イクリックに出力されるデジタル信号に同期した制御パ
ルス信号Ｑ0 と、この制御パルス信号の２倍の周期の制
御パルス信号Ｑ 1 を出力するカウンタ１４と、このカウ
ンタ１４の制御パルス信号Ｑ0 がその入力端子に、この
制御パルス信号Ｑ1 がその制御端子に入力され、この制
御パルス信号Ｑ1 が「Ｈ」レベルのときに制御パルス信
号Ｑ0 をラッチ回路５Ａの出力制御端子ＯＥに出力する
バッファ１０Ａと、このカウンタ１４の制御パルス信号
Ｑ 0 がその入力端子に、この制御パルス信号Ｑ1 がイン
バータ１２を介してその制御端子に入力され、この制御
パルス信号Ｑ1 が「Ｌ」レベルのときに制御パルス信号
Ｑ0 をラッチ回路５Ｂの出力制御端子ＯＥに出力するバ
ッファ１０Ｂと、カウンタ１４の制御パルス信号Ｑ0 ，
Ｑ1 とプロセッサ４からのクロックパルス信号ＣＬＫと
が入力され、ラッチ回路５Ａ，５Ｂから順次サイクリッ
クに出力されるデジタル信号に同期して、アナログスイ
ッチ８Ａ，８Ｂを順次サイクリックにオン動作させるス
イッチ制御回路１３と、それらの入力側がそれぞれ２チ
ャンネルのアナログ信号入力端子ＩＡ，ＩＢに、それら
の出力側が増幅回路１６に接続された２チャンネルのア
ナログ信号入力側の第１のアナログスイッチ１５Ａ，１
５Ｂと、それらの入力側が増幅回路１６に、出力側がプ
ロセッサ４にそれぞれ接続され、アナログ信号入力端子
ＩＡ，ＩＢに入力されたアナログ入力信号を、順次サイ
クリックにプロセッサ４に出力する２チャンネルのアナ
ログ信号入力側の第２のアナログスイッチ１７Ａ，１７
Ｂと、カンウタ１９の制御パルス信号Ｑ0，Ｑ1 （これ
ら制御パルス信号はカウンタ１４の制御パルス信号
Ｑ0 ，Ｑ1 と同様である）とプロセッサ４からのクロッ
クパルス信号ＣＬＫとが入力され、アナログスイッチ１
５Ａ，１７Ａとアナログスイッチ１５Ｂ，１７Ｂとを、
順次サイクリックにオン動作させるスイッチ制御回路１
８とから構成されている。なお、１１Ａ，１１Ｂはそれ
ぞれラッチ回路５Ａ，５Ｂの出力制御端子ＯＥを、バッ
ファ１０Ａ，１０Ｂからの制御パルス信号Ｑ0 の出力が
ないときに「Ｈ」レベルに保持する制御抵抗であり、Ｃ
ＯＭはアナログ信号出力端子ＯＡ，ＯＢおよびアナログ
信号入力端子ＩＡ，ＩＢの共通接地端子である。
従来例を示す回路図である。図３において、アナログ入
出力端末装置は主制御装置１に伝送ライン２および伝送
インタフェース３を介して接続され、主制御装置から出
力されたシリアルなデジタル信号をパラレルなデジタル
信号に変換するとともに、後述するアナログ入力信号を
シリアルなデジタル信号に変換して、伝送インタフェー
ス３および伝送ライン２を介して主制御装置１に出力す
るプロセッサ４と、このプロセッサ４で変換されたパラ
レルなデジタル信号をこのプロセッサ４からそれらの入
力制御端子ＬＥに入力される、例えば「Ｌ」レベルの制
御信号に基づいて、順次ラッチする２チャンネルのラッ
チ回路５Ａ，５Ｂと、これらラッチ回路５Ａ，５Ｂにラ
ッチされたデジタル信号を順次アナログ出力信号に変換
するＤ／Ａコンバータ６と、それらの入力側がオペアン
プなどからなる増幅回路７を介してＤ／Ａコンバータ６
に、それらの出力側がそれぞれ増幅回路９Ａ，９Ｂを介
し、２チャンネルのアナログ信号出力端子ＯＡ，ＯＢに
接続された２チャンネルのアナログ信号出力側のアナロ
グスイッチ８Ａ，８Ｂと、プロセッサ４からのクロック
パルス信号ＣＬＫが入力され、プロセッサ４から順次サ
イクリックに出力されるデジタル信号に同期した制御パ
ルス信号Ｑ0 と、この制御パルス信号の２倍の周期の制
御パルス信号Ｑ 1 を出力するカウンタ１４と、このカウ
ンタ１４の制御パルス信号Ｑ0 がその入力端子に、この
制御パルス信号Ｑ1 がその制御端子に入力され、この制
御パルス信号Ｑ1 が「Ｈ」レベルのときに制御パルス信
号Ｑ0 をラッチ回路５Ａの出力制御端子ＯＥに出力する
バッファ１０Ａと、このカウンタ１４の制御パルス信号
Ｑ 0 がその入力端子に、この制御パルス信号Ｑ1 がイン
バータ１２を介してその制御端子に入力され、この制御
パルス信号Ｑ1 が「Ｌ」レベルのときに制御パルス信号
Ｑ0 をラッチ回路５Ｂの出力制御端子ＯＥに出力するバ
ッファ１０Ｂと、カウンタ１４の制御パルス信号Ｑ0 ，
Ｑ1 とプロセッサ４からのクロックパルス信号ＣＬＫと
が入力され、ラッチ回路５Ａ，５Ｂから順次サイクリッ
クに出力されるデジタル信号に同期して、アナログスイ
ッチ８Ａ，８Ｂを順次サイクリックにオン動作させるス
イッチ制御回路１３と、それらの入力側がそれぞれ２チ
ャンネルのアナログ信号入力端子ＩＡ，ＩＢに、それら
の出力側が増幅回路１６に接続された２チャンネルのア
ナログ信号入力側の第１のアナログスイッチ１５Ａ，１
５Ｂと、それらの入力側が増幅回路１６に、出力側がプ
ロセッサ４にそれぞれ接続され、アナログ信号入力端子
ＩＡ，ＩＢに入力されたアナログ入力信号を、順次サイ
クリックにプロセッサ４に出力する２チャンネルのアナ
ログ信号入力側の第２のアナログスイッチ１７Ａ，１７
Ｂと、カンウタ１９の制御パルス信号Ｑ0，Ｑ1 （これ
ら制御パルス信号はカウンタ１４の制御パルス信号
Ｑ0 ，Ｑ1 と同様である）とプロセッサ４からのクロッ
クパルス信号ＣＬＫとが入力され、アナログスイッチ１
５Ａ，１７Ａとアナログスイッチ１５Ｂ，１７Ｂとを、
順次サイクリックにオン動作させるスイッチ制御回路１
８とから構成されている。なお、１１Ａ，１１Ｂはそれ
ぞれラッチ回路５Ａ，５Ｂの出力制御端子ＯＥを、バッ
ファ１０Ａ，１０Ｂからの制御パルス信号Ｑ0 の出力が
ないときに「Ｈ」レベルに保持する制御抵抗であり、Ｃ
ＯＭはアナログ信号出力端子ＯＡ，ＯＢおよびアナログ
信号入力端子ＩＡ，ＩＢの共通接地端子である。
【０００３】このアナログ入出力端末装置の動作は次の
通りである。主制御装置１から出力された制御データな
どのシリアルなデジタル信号は、伝送ライン２および伝
送インタフェース３を介してプロセッサ４に入力され
る。プロセッサ４はこれらデジタル信号を、例えば８ビ
ットのパラレルなデジタル信号に変換し、２チャンネル
のラッチ回路５Ａあるいは５Ｂの各入力制御端子ＬＥに
それぞれ「Ｌ」レベルの制御信号を出力して、このデジ
タル信号をこれらラッチ回路５Ａ，５Ｂに順次サイクリ
ックにラッチする。なお、ラッチ回路を２チャンネル設
けているのは、デジタル信号をラッチ回路にラッチする
には時間を要するので、順次サイクリックに動作させて
ラッチ動作時間を短縮するためである。これらラッチ回
路５Ａ，５Ｂの出力制御端子ＯＥには、それぞれカウン
タ１４からプロセッサ４のデジタル信号の出力タイミン
グに同期して順次サイクリックに制御パルス信号Ｑ0 が
印加され、この制御パルス信号Ｑ0 の「Ｌ」レベルでこ
れらラッチ回路５Ａ，５Ｂにラッチされたデジタル信号
が順次サイクリックに出力される。これらデジタル信号
はＤ／Ａコンバータ６で順次アナログ出力信号に変換さ
れ、増幅回路７を介しアナログスイッチ８Ａ，８Ｂに印
加される。このアナログスイッチ８Ａ，８Ｂは、カウン
タ１４からの制御パルス信号Ｑ0 ，Ｑ1 とプロセッサ４
からのクロックパルス信号ＣＬＫが入力されるスイッチ
制御回路１３によって、ラッチ回路５Ａ，５Ｂから出力
されるデジタル信号の出力に同期して順次サイクリック
にオン動作をし、Ｄ／Ａコンバータ６からのアナログ出
力信号は、ラッチ回路５Ａ，５Ｂの各チャンネルごとに
増幅回路９Ａ，９Ｂで増幅され、それぞれ２チャンネル
のアナログ信号出力端子ＯＡ，ＯＢから図示しない現場
の被制御装置などに出力される。
通りである。主制御装置１から出力された制御データな
どのシリアルなデジタル信号は、伝送ライン２および伝
送インタフェース３を介してプロセッサ４に入力され
る。プロセッサ４はこれらデジタル信号を、例えば８ビ
ットのパラレルなデジタル信号に変換し、２チャンネル
のラッチ回路５Ａあるいは５Ｂの各入力制御端子ＬＥに
それぞれ「Ｌ」レベルの制御信号を出力して、このデジ
タル信号をこれらラッチ回路５Ａ，５Ｂに順次サイクリ
ックにラッチする。なお、ラッチ回路を２チャンネル設
けているのは、デジタル信号をラッチ回路にラッチする
には時間を要するので、順次サイクリックに動作させて
ラッチ動作時間を短縮するためである。これらラッチ回
路５Ａ，５Ｂの出力制御端子ＯＥには、それぞれカウン
タ１４からプロセッサ４のデジタル信号の出力タイミン
グに同期して順次サイクリックに制御パルス信号Ｑ0 が
印加され、この制御パルス信号Ｑ0 の「Ｌ」レベルでこ
れらラッチ回路５Ａ，５Ｂにラッチされたデジタル信号
が順次サイクリックに出力される。これらデジタル信号
はＤ／Ａコンバータ６で順次アナログ出力信号に変換さ
れ、増幅回路７を介しアナログスイッチ８Ａ，８Ｂに印
加される。このアナログスイッチ８Ａ，８Ｂは、カウン
タ１４からの制御パルス信号Ｑ0 ，Ｑ1 とプロセッサ４
からのクロックパルス信号ＣＬＫが入力されるスイッチ
制御回路１３によって、ラッチ回路５Ａ，５Ｂから出力
されるデジタル信号の出力に同期して順次サイクリック
にオン動作をし、Ｄ／Ａコンバータ６からのアナログ出
力信号は、ラッチ回路５Ａ，５Ｂの各チャンネルごとに
増幅回路９Ａ，９Ｂで増幅され、それぞれ２チャンネル
のアナログ信号出力端子ＯＡ，ＯＢから図示しない現場
の被制御装置などに出力される。
【０００４】また、現場の計測データなどのアナログ入
力信号は２チャンネルのアナログ信号入力端子ＩＡ，Ｉ
Ｂに入力され、これらアナログ入力信号はそれぞれ順次
サイクリックにオン動作をする第１および第２のアナロ
グスイッチ１５Ａ，１７Ａと１５Ｂ，１７Ｂとを通し
て、増幅回路１６で増幅され順次プロセッサ４に入力さ
れ、プロセッサ４でシリアルなデジタル信号に変換さ
れ、伝送インタフェース３および伝送ライン２を介して
主制御装置１に出力される。
力信号は２チャンネルのアナログ信号入力端子ＩＡ，Ｉ
Ｂに入力され、これらアナログ入力信号はそれぞれ順次
サイクリックにオン動作をする第１および第２のアナロ
グスイッチ１５Ａ，１７Ａと１５Ｂ，１７Ｂとを通し
て、増幅回路１６で増幅され順次プロセッサ４に入力さ
れ、プロセッサ４でシリアルなデジタル信号に変換さ
れ、伝送インタフェース３および伝送ライン２を介して
主制御装置１に出力される。
【０００５】なお、前述の説明ではアナログ信号出力端
子およびアナログ信号入力端子は、それぞれ２チャンネ
ルの端子ＯＡ，ＯＢおよびＩＡ，ＩＢが設けられている
が、これらのチャンネル数を増加できることは勿論であ
る。
子およびアナログ信号入力端子は、それぞれ２チャンネ
ルの端子ＯＡ，ＯＢおよびＩＡ，ＩＢが設けられている
が、これらのチャンネル数を増加できることは勿論であ
る。
【０００６】
【発明が解決しようとする課題】前述のアナログ入出力
端末装置は、アナログ信号を入出力する機能については
問題はないが、アナログ信号出力側およびアナログ信号
入力側にそれぞれにカウンタおよび制御回路が設けられ
ており、部品点数が多くコスト上昇の要因となってい
る。
端末装置は、アナログ信号を入出力する機能については
問題はないが、アナログ信号出力側およびアナログ信号
入力側にそれぞれにカウンタおよび制御回路が設けられ
ており、部品点数が多くコスト上昇の要因となってい
る。
【０００７】本発明の目的は、アナログ信号出力側とア
ナログ信号入力側にそれぞれ設けられているカウンタお
よびスイッチ制御回路の個数を削減して、部品点数を低
減したアナログ入出力端末装置を提供することにある。
ナログ信号入力側にそれぞれ設けられているカウンタお
よびスイッチ制御回路の個数を削減して、部品点数を低
減したアナログ入出力端末装置を提供することにある。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明のアナログ入出力端末装置は主制御装置か
ら入力されたシリアルなデジタル信号をパラレルなデジ
タル信号に変換するとともに、アナログ入力信号をシリ
アルなデジタル信号に変換して前記主制御装置に出力す
るプロセッサと、このプロセッサで変換されたパラレル
なデジタル信号を順次ラッチする複数チャンネルのラッ
チ回路と、これらラッチ回路にラッチされたデジタル信
号を順次アナログ出力信号に変換するＤ／Ａコンバータ
と、それらの入力側が前記Ｄ／Ａコンバータに、それら
の出力側がそれぞれ複数チャンネルのアナログ信号出力
端子に接続され、前記Ｄ／Ａコンバータからのアナログ
出力信号を前記ラッチ回路の各チャンネルごとに出力す
る複数チャンネルのアナログスイッチと、それらの入力
側がそれぞれ複数チャンネルのアナログ信号入力端子
に、それらの出力側がプロセッサに接続され、各アナロ
グ信号入力端子に入力されたアナログ入力信号を順次サ
イクリックに、前記プロセッサに出力する複数チャンネ
ルのアナログ信号入力側のアナログスイッチと、前記プ
ロセッサからのクロックパルス信号が入力され、前記複
数ビットの各ラッチ回路に、これらラッチ回路にラッチ
されたデジタル信号をプロセッサから、これらラッチ回
路に出力されるデジタル信号のタイミングに同期して順
次サイクリックに出力させる制御信号を出力するカウン
タと、このカウンタの制御信号とプロセッサからのクロ
ックパルス信号とが入力され、前記アナログ信号出力側
の各チャンネルのアナログスイッチと、前記アナログ信
号入力側の各チャンネルのアナログスイッチを順次サイ
クリックにオン動作させるスイッチ制御回路とからなる
ようにする。また、このアナログ入出力端末装置におい
て、アナログ信号入力側の複数チャンネルのアナログス
イッチは、それらの入力側がそれぞれ複数チャンネルの
アナログ信号入力端子に、それらの出力側が増幅回路に
接続された第１のアナログスイッチと、それらの入力側
が前記増幅回路に、それらの出力側がプロセッサにそれ
ぞれ接続された第２のアナログスイッチからなるように
すると好便である。また、これらアナログ入出力端末装
置において、アナログ出力信号およびアナログ入力信号
はそれぞれ２チャンネルからなり、カウンタはプロセッ
サからのクロックパルス信号に基づき、デジタル信号の
出力タイミングに同期した第１の制御パルス信号と、こ
の制御パルス信号の２倍の周期の第２の制御パルス信号
とを出力し、２チャンネルのラッチ回路はこの第２の制
御パルス信号の周期に応じてそれぞれ入力されるこの第
１の制御パルス信号に基づいて、順次サイクリックにラ
ッチしたデジタル信号を出力し、スイッチ制御回路はこ
のクロックパルス信号のタイミングに応じて、カウンタ
からの第１および第２の制御パルス信号の各信号レベル
の組合せで定まる制御信号によって、アナログ信号出力
側の各チャンネルのアナログスイッチと、アナログ信号
入力側の各チャンネルのアナログスイッチを順次サイク
リックにオン動作させるようにする。
めに、本発明のアナログ入出力端末装置は主制御装置か
ら入力されたシリアルなデジタル信号をパラレルなデジ
タル信号に変換するとともに、アナログ入力信号をシリ
アルなデジタル信号に変換して前記主制御装置に出力す
るプロセッサと、このプロセッサで変換されたパラレル
なデジタル信号を順次ラッチする複数チャンネルのラッ
チ回路と、これらラッチ回路にラッチされたデジタル信
号を順次アナログ出力信号に変換するＤ／Ａコンバータ
と、それらの入力側が前記Ｄ／Ａコンバータに、それら
の出力側がそれぞれ複数チャンネルのアナログ信号出力
端子に接続され、前記Ｄ／Ａコンバータからのアナログ
出力信号を前記ラッチ回路の各チャンネルごとに出力す
る複数チャンネルのアナログスイッチと、それらの入力
側がそれぞれ複数チャンネルのアナログ信号入力端子
に、それらの出力側がプロセッサに接続され、各アナロ
グ信号入力端子に入力されたアナログ入力信号を順次サ
イクリックに、前記プロセッサに出力する複数チャンネ
ルのアナログ信号入力側のアナログスイッチと、前記プ
ロセッサからのクロックパルス信号が入力され、前記複
数ビットの各ラッチ回路に、これらラッチ回路にラッチ
されたデジタル信号をプロセッサから、これらラッチ回
路に出力されるデジタル信号のタイミングに同期して順
次サイクリックに出力させる制御信号を出力するカウン
タと、このカウンタの制御信号とプロセッサからのクロ
ックパルス信号とが入力され、前記アナログ信号出力側
の各チャンネルのアナログスイッチと、前記アナログ信
号入力側の各チャンネルのアナログスイッチを順次サイ
クリックにオン動作させるスイッチ制御回路とからなる
ようにする。また、このアナログ入出力端末装置におい
て、アナログ信号入力側の複数チャンネルのアナログス
イッチは、それらの入力側がそれぞれ複数チャンネルの
アナログ信号入力端子に、それらの出力側が増幅回路に
接続された第１のアナログスイッチと、それらの入力側
が前記増幅回路に、それらの出力側がプロセッサにそれ
ぞれ接続された第２のアナログスイッチからなるように
すると好便である。また、これらアナログ入出力端末装
置において、アナログ出力信号およびアナログ入力信号
はそれぞれ２チャンネルからなり、カウンタはプロセッ
サからのクロックパルス信号に基づき、デジタル信号の
出力タイミングに同期した第１の制御パルス信号と、こ
の制御パルス信号の２倍の周期の第２の制御パルス信号
とを出力し、２チャンネルのラッチ回路はこの第２の制
御パルス信号の周期に応じてそれぞれ入力されるこの第
１の制御パルス信号に基づいて、順次サイクリックにラ
ッチしたデジタル信号を出力し、スイッチ制御回路はこ
のクロックパルス信号のタイミングに応じて、カウンタ
からの第１および第２の制御パルス信号の各信号レベル
の組合せで定まる制御信号によって、アナログ信号出力
側の各チャンネルのアナログスイッチと、アナログ信号
入力側の各チャンネルのアナログスイッチを順次サイク
リックにオン動作させるようにする。
【０００９】
【作用】本発明のアナログ入出力端末装置では、スイッ
チ制御回路はカウンタから出力される制御パルス信号と
プロセッサからのクロックパルス信号に基づいて、アナ
ログ信号出力側の各チャンネルのアナログスイッチと、
アナログ信号入力側の各チャンネルのアナログスイッチ
とを順次サイクリックにオン動作をさせるので、１個の
カウンタと１個のスイッチ制御回路で制御が可能とな
る。
チ制御回路はカウンタから出力される制御パルス信号と
プロセッサからのクロックパルス信号に基づいて、アナ
ログ信号出力側の各チャンネルのアナログスイッチと、
アナログ信号入力側の各チャンネルのアナログスイッチ
とを順次サイクリックにオン動作をさせるので、１個の
カウンタと１個のスイッチ制御回路で制御が可能とな
る。
【００１０】また、このアナログ入出力端末装置におい
て、アナログ信号入力側の複数チャンネルのアナログス
イッチは、それらの入力側がそれぞれ複数チャンネルの
アナログ信号入力端子に、それらの出力側が増幅回路に
接続された第１のアナログスイッチと、それらの入力側
が前記増幅回路に、それらの出力側がプロセッサにそれ
ぞれ接続された第２のアナログスイッチからなるように
したので、複数チャンネルのアナログ入力信号は、順次
サイクリックに前記の増幅回路で増幅されるので、１個
の増幅回路だけで増加が可能になる。
て、アナログ信号入力側の複数チャンネルのアナログス
イッチは、それらの入力側がそれぞれ複数チャンネルの
アナログ信号入力端子に、それらの出力側が増幅回路に
接続された第１のアナログスイッチと、それらの入力側
が前記増幅回路に、それらの出力側がプロセッサにそれ
ぞれ接続された第２のアナログスイッチからなるように
したので、複数チャンネルのアナログ入力信号は、順次
サイクリックに前記の増幅回路で増幅されるので、１個
の増幅回路だけで増加が可能になる。
【００１１】また、これらアナログ入出力端末装置にお
いて、アナログ出力信号およびアナログ入力信号が２チ
ャンネルからなるものにおいては、例えばカウンタはプ
ロセッサからのクロックパルス信号に基づき、デジタル
信号の出力タイミングに同期した第１の制御パルス信号
と、この制御パルス信号の２倍の周期の第２の制御パル
ス信号とを出力し、２チャンネルのラッチ回路はこの第
２の制御パルス信号の周期に応じてそれぞれ入力される
この第１の制御パルス信号に基づいて、順次サイクリッ
クにラッチしたデジタル信号を出力し、スイッチ制御回
路はこのクロックパルス信号のタイミングに応じて、カ
ウンタからの第１および第２の制御パルス信号の各信号
レベルの組合せで定まる制御信号によって、アナログ信
号出力側の各チャンネルのアナログスイッチと、アナロ
グ信号入力側の各チャンネルのアナログスイッチを順次
サイクリックにオン動作させればよい。
いて、アナログ出力信号およびアナログ入力信号が２チ
ャンネルからなるものにおいては、例えばカウンタはプ
ロセッサからのクロックパルス信号に基づき、デジタル
信号の出力タイミングに同期した第１の制御パルス信号
と、この制御パルス信号の２倍の周期の第２の制御パル
ス信号とを出力し、２チャンネルのラッチ回路はこの第
２の制御パルス信号の周期に応じてそれぞれ入力される
この第１の制御パルス信号に基づいて、順次サイクリッ
クにラッチしたデジタル信号を出力し、スイッチ制御回
路はこのクロックパルス信号のタイミングに応じて、カ
ウンタからの第１および第２の制御パルス信号の各信号
レベルの組合せで定まる制御信号によって、アナログ信
号出力側の各チャンネルのアナログスイッチと、アナロ
グ信号入力側の各チャンネルのアナログスイッチを順次
サイクリックにオン動作させればよい。
【００１２】
【実施例】図１は本発明のアナログ入出力端末装置の一
実施例を示す回路図である。図１に示す本発明のアナロ
グ入出力端末装置が図３に示す従来のアナログ入出力端
末装置と異なるところは、アナログ信号出力側のスイッ
チ制御回路１３と、アナログ信号入力側のスイッチ制御
回路１８およびカウンタ１９を除去してスイッチ制御回
路２０を設けた点にある。このスイッチ制御回路２０
は、カウンタ１４の制御パルス信号Ｑ0 ，Ｑ1 とプロセ
ッサ４からのクロックパルス信号ＣＬＫとが入力され、
制御信号Ｓ0 ，Ｓ1 をアナログ信号出力側のアナログス
イッチ８Ａ，８Ｂに、制御信号Ｓ2 ，Ｓ3 をアナログ信
号入力側のアナログスイッチ１５Ａと１７Ａおよび１５
Ｂと１７Ｂにそれぞれ出力する。
実施例を示す回路図である。図１に示す本発明のアナロ
グ入出力端末装置が図３に示す従来のアナログ入出力端
末装置と異なるところは、アナログ信号出力側のスイッ
チ制御回路１３と、アナログ信号入力側のスイッチ制御
回路１８およびカウンタ１９を除去してスイッチ制御回
路２０を設けた点にある。このスイッチ制御回路２０
は、カウンタ１４の制御パルス信号Ｑ0 ，Ｑ1 とプロセ
ッサ４からのクロックパルス信号ＣＬＫとが入力され、
制御信号Ｓ0 ，Ｓ1 をアナログ信号出力側のアナログス
イッチ８Ａ，８Ｂに、制御信号Ｓ2 ，Ｓ3 をアナログ信
号入力側のアナログスイッチ１５Ａと１７Ａおよび１５
Ｂと１７Ｂにそれぞれ出力する。
【００１３】このアナログ入出力端末装置の動作を図２
に示すタイミングチャートを参照して説明する。図２の
タイミングチャートは、スイッチ制御回路２０に入力さ
れるプロセッサ４からのクロックパルス信号ＣＬＫと、
カウンタ１４から入力される制御パルス信号Ｑ0 ，Ｑ1
を示し、クロックパルス信号ＣＬＫのタイミングに応じ
カウンタ１４から入力される制御パルス信号Ｑ0 が
「Ｌ」レベル，制御パルス信号Ｑ1 が「Ｌ」レベルで制
御信号Ｓ0 を、制御パルス信号Ｑ0 が「Ｈ」レベル，制
御パルス信号Ｑ1 が「Ｌ」レベルで制御信号Ｓ1 を、制
御パルス信号Ｑ0 が「Ｌ」レベル，制御パルス信号Ｑ1
が「Ｈ」レベルで制御信号Ｓ2 を、制御パルス信号Ｑ0
が「Ｈ」レベル，制御パルス信号Ｑ1 が「Ｈ」レベルで
制御信号Ｓ3を順次サイクリックに出力する。これら制
御信号Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 によって、アナログ信号
出力側のアナログスイッチ８Ａ，８Ｂと、アナログ信号
入力側のアナログスイッチ１５Ａ，１７Ａと１５Ｂ，１
７Ｂとが、プロセッサ４からサイクリックに出力される
デジタル信号の出力に同期して、順次サイクリックにオ
ン動作をする。
に示すタイミングチャートを参照して説明する。図２の
タイミングチャートは、スイッチ制御回路２０に入力さ
れるプロセッサ４からのクロックパルス信号ＣＬＫと、
カウンタ１４から入力される制御パルス信号Ｑ0 ，Ｑ1
を示し、クロックパルス信号ＣＬＫのタイミングに応じ
カウンタ１４から入力される制御パルス信号Ｑ0 が
「Ｌ」レベル，制御パルス信号Ｑ1 が「Ｌ」レベルで制
御信号Ｓ0 を、制御パルス信号Ｑ0 が「Ｈ」レベル，制
御パルス信号Ｑ1 が「Ｌ」レベルで制御信号Ｓ1 を、制
御パルス信号Ｑ0 が「Ｌ」レベル，制御パルス信号Ｑ1
が「Ｈ」レベルで制御信号Ｓ2 を、制御パルス信号Ｑ0
が「Ｈ」レベル，制御パルス信号Ｑ1 が「Ｈ」レベルで
制御信号Ｓ3を順次サイクリックに出力する。これら制
御信号Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 によって、アナログ信号
出力側のアナログスイッチ８Ａ，８Ｂと、アナログ信号
入力側のアナログスイッチ１５Ａ，１７Ａと１５Ｂ，１
７Ｂとが、プロセッサ４からサイクリックに出力される
デジタル信号の出力に同期して、順次サイクリックにオ
ン動作をする。
【００１４】なお、その他の動作は図３に示す従来のア
ナログ入出力端末装置と同様である。このアナログ入出
力端末装置では、アナログ信号出力側およびアナログ信
号入力側の両方に対し、１個のカウンタ１４と１個の制
御回路２０で構成されるので、部品点数が低減しコスト
が低下する。
ナログ入出力端末装置と同様である。このアナログ入出
力端末装置では、アナログ信号出力側およびアナログ信
号入力側の両方に対し、１個のカウンタ１４と１個の制
御回路２０で構成されるので、部品点数が低減しコスト
が低下する。
【００１５】なお、アナログ信号入力側のアナログスイ
ッチは第１のアナログスイッチ１５Ａ，１５Ｂと、第２
のアナログスイッチ１７Ａ，１７Ｂのそれぞれ２個を用
いているが、これはこれらアナログスイッチの中間に増
幅回路１６をおいて１個の増幅回路で構成するようにし
たためであり、増幅回路の必要のないとき、あるいはア
ナログ入力信号のそれぞれのチャンネルに増幅回路を入
れることで、それぞれ１個のアナログスイッチで構成す
ることができる。
ッチは第１のアナログスイッチ１５Ａ，１５Ｂと、第２
のアナログスイッチ１７Ａ，１７Ｂのそれぞれ２個を用
いているが、これはこれらアナログスイッチの中間に増
幅回路１６をおいて１個の増幅回路で構成するようにし
たためであり、増幅回路の必要のないとき、あるいはア
ナログ入力信号のそれぞれのチャンネルに増幅回路を入
れることで、それぞれ１個のアナログスイッチで構成す
ることができる。
【００１６】
【発明の効果】本発明のアナログ入出力端末装置では、
アナログ信号出力側およびアナログ信号入力側の両方に
対し、１個のカウンタと１個の制御回路で構成されるの
で、部品点数が低減しコストが低下する。
アナログ信号出力側およびアナログ信号入力側の両方に
対し、１個のカウンタと１個の制御回路で構成されるの
で、部品点数が低減しコストが低下する。
【図面の簡単な説明】
【図１】本発明のアナログ入出力端末装置の一実施例を
示す回路図
示す回路図
【図２】図１のスイッチ制御回路の動作を示すタイミン
グチャート
グチャート
【図３】従来のアナログ入出力端末装置の一例を示す回
路図
路図
１ 主制御装置 ２ 伝送ライン ４ プロセッサ ５Ａ ラッチ回路 ５Ｂ ラッチ回路 ６ Ｄ／Ａコンバータ ８Ａ アナログスイッチ（アナログ信号出力側の） ８Ｂ アナログスイッチ（アナログ信号出力側の） １４ カウンタ １５Ａ アナログスイッチ（アナログ信号入力側の） １５Ｂ アナログスイッチ（アナログ信号入力側の） １６ 増幅回路 １７Ａ アナログスイッチ（アナログ信号入力側の） １７Ｂ アナログスイッチ（アナログ信号入力側の） ２０ スイッチ制御回路
Claims (3)
- 【請求項１】主制御装置から入力されたシリアルなデジ
タル信号をパラレルなデジタル信号に変換するととも
に、アナログ入力信号をシリアルなデジタル信号に変換
して前記主制御装置に出力するプロセッサと、このプロ
セッサで変換されたパラレルなデジタル信号を順次ラッ
チする複数チャンネルのラッチ回路と、これらラッチ回
路にラッチされたデジタル信号を順次アナログ出力信号
に変換するＤ／Ａコンバータと、それらの入力側が前記
Ｄ／Ａコンバータに、それらの出力側がそれぞれ複数チ
ャンネルのアナログ信号出力端子に接続され、前記Ｄ／
Ａコンバータからのアナログ出力信号を前記ラッチ回路
の各チャンネルごとに出力する複数チャンネルのアナロ
グスイッチと、それらの入力側がそれぞれ複数チャンネ
ルのアナログ信号入力端子に、それらの出力側がプロセ
ッサに接続され、各アナログ信号入力端子に入力された
アナログ入力信号を順次サイクリックに、前記プロセッ
サに出力する複数チャンネルのアナログ信号入力側のア
ナログスイッチと、前記プロセッサからのクロックパル
ス信号が入力され、前記複数ビットの各ラッチ回路に、
これらラッチ回路にラッチされたデジタル信号をプロセ
ッサから、これらラッチ回路に出力させるデジタル信号
のタイミングに同期して順次サイクリックに出力される
制御信号を出力するカウンタと、このカウンタの制御信
号とプロセッサからのクロックパルス信号とが入力さ
れ、前記アナログ信号出力側の各チャンネルのアナログ
スイッチと、前記アナログ信号入力側の各チャンネルの
アナログスイッチを順次サイクリックにオン動作させる
スイッチ制御回路とからなることを特徴とするアナログ
入出力端末装置。 - 【請求項２】請求項１に記載のアナログ入出力端末装置
において、アナログ信号入力側の複数チャンネルのアナ
ログスイッチは、それらの入力側がそれぞれ複数チャン
ネルのアナログ信号入力端子に、それらの出力側が増幅
回路に接続された第１のアナログスイッチと、それらの
入力側が前記増幅回路に、それらの出力側がプロセッサ
にそれぞれ接続された第２のアナログスイッチからなる
ことを特徴とするアナログ入出力端末装置。 - 【請求項３】請求項１あるいは２に記載のアナログ入出
力端末装置において、アナログ出力信号およびアナログ
入力信号はそれぞれ２チャンネルからなり、カウンタは
プロセッサからのクロックパルス信号に基づき、デジタ
ル信号の出力タイミングに同期した第１の制御パルス信
号と、この制御パルス信号の２倍の周期の第２の制御パ
ルス信号とを出力し、２チャンネルのラッチ回路はこの
第２の制御パルス信号の周期に応じてそれぞれ入力され
るこの第１の制御パルス信号に基づいて、順次サイクリ
ックにラッチしたデジタル信号を出力し、スイッチ制御
回路はこのクロックパルス信号のタイミングに応じて、
カウンタからの第１および第２の制御パルス信号の各信
号レベルの組合せで定まる制御信号によって、アナログ
信号出力側の各チャンネルのアナログスイッチと、アナ
ログ信号入力側の各チャンネルのアナログスイッチを順
次サイクリックにオン動作させることを特徴とするアナ
ログ入出力端末装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4803994A JPH07264074A (ja) | 1994-03-18 | 1994-03-18 | アナログ入出力端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4803994A JPH07264074A (ja) | 1994-03-18 | 1994-03-18 | アナログ入出力端末装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264074A true JPH07264074A (ja) | 1995-10-13 |
Family
ID=12792183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4803994A Pending JPH07264074A (ja) | 1994-03-18 | 1994-03-18 | アナログ入出力端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264074A (ja) |
-
1994
- 1994-03-18 JP JP4803994A patent/JPH07264074A/ja active Pending
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