JPH02119432A - 多重デジタル−アナログ変換方法 - Google Patents
多重デジタル−アナログ変換方法Info
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- JPH02119432A JPH02119432A JP27231788A JP27231788A JPH02119432A JP H02119432 A JPH02119432 A JP H02119432A JP 27231788 A JP27231788 A JP 27231788A JP 27231788 A JP27231788 A JP 27231788A JP H02119432 A JPH02119432 A JP H02119432A
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- signal
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- analog
- circuit
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims description 10
- 238000013500 data storage Methods 0.000 abstract description 5
- 230000002401 inhibitory effect Effects 0.000 abstract description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタル−アナログ変換回路を時分割で使
用することで、複数チャンネルのアナログ信号に変換す
る多重デジタル−アナログ変換方法に関する。
用することで、複数チャンネルのアナログ信号に変換す
る多重デジタル−アナログ変換方法に関する。
第3図は多重デジタル−アナログ変換方法の従来例をあ
られした回路図である。
られした回路図である。
この第3図に示すように、デジタル処理装置としてたと
えばマイクロコンピュータから出力するデジタル量のデ
ータ信号Bを、電圧加算形あるいは電流加算形のデジタ
ル−アナログ変換器(以下ではD/A変換器と略記する
)3に入力して、これをアナログ変換信号りに変換し、
n個のサンプルホールド回路11.12.14からアナ
ログ出力El、E!、E−を取出すようにしている。こ
の場合、外部で設定している制御信号Aに従って、サン
プル信号発生回路4はn個のサンプル信号C,,C,。
えばマイクロコンピュータから出力するデジタル量のデ
ータ信号Bを、電圧加算形あるいは電流加算形のデジタ
ル−アナログ変換器(以下ではD/A変換器と略記する
)3に入力して、これをアナログ変換信号りに変換し、
n個のサンプルホールド回路11.12.14からアナ
ログ出力El、E!、E−を取出すようにしている。こ
の場合、外部で設定している制御信号Aに従って、サン
プル信号発生回路4はn個のサンプル信号C,,C,。
C7をそれぞれのサンプルホールド回路11.12゜1
4に供給することで、データ信号Bを変換したアナログ
変換信号りを、サンプル信号発生回路4が指定するサン
プルホールド回路で保持させるようにして、1台のD/
A変換器3を時分割で使用することにより、複数のアナ
ログ出力を得ることができるようにしている。
4に供給することで、データ信号Bを変換したアナログ
変換信号りを、サンプル信号発生回路4が指定するサン
プルホールド回路で保持させるようにして、1台のD/
A変換器3を時分割で使用することにより、複数のアナ
ログ出力を得ることができるようにしている。
第4図は第3図に示す従来例回路における動作をあられ
したタイミングチャートであって、第4図(イ)はサン
プル信号発生回路4に入力する制?11信号A、第4図
(ロ)はD/A変換器3に入力するデータ信号B、第4
図(ハ)、(ニ)はサンプル信号発生回路4が出力する
サンプル信号C1とCR,第4図(ホ)はD/A変換器
3が出力するアナログ変換信号D、第4図(へ)、 (
))はサンプルホールド回路11 と14が出力するア
ナログ出力F、 IとEいそれぞれの変化をあられして
いる。
したタイミングチャートであって、第4図(イ)はサン
プル信号発生回路4に入力する制?11信号A、第4図
(ロ)はD/A変換器3に入力するデータ信号B、第4
図(ハ)、(ニ)はサンプル信号発生回路4が出力する
サンプル信号C1とCR,第4図(ホ)はD/A変換器
3が出力するアナログ変換信号D、第4図(へ)、 (
))はサンプルホールド回路11 と14が出力するア
ナログ出力F、 IとEいそれぞれの変化をあられして
いる。
〔発明が解決しようとする課題〕
第4図に示す従来例回路のタイミングチャートであきら
かなように、従来の多重D/A変換方法では、データ信
号Bを制御信号Aに従ってマイクロコンピュータなどか
ら書込む場合に、これらデータ信号Bと制御信号AのT
lなる書込期間中にアナログ変換と、このアナログ変換
信号りの保持とを行わなければならない、それ故書込期
間T。
かなように、従来の多重D/A変換方法では、データ信
号Bを制御信号Aに従ってマイクロコンピュータなどか
ら書込む場合に、これらデータ信号Bと制御信号AのT
lなる書込期間中にアナログ変換と、このアナログ変換
信号りの保持とを行わなければならない、それ故書込期
間T。
の長さは、D/A変換器3の変換期間T、の長さ、およ
びサンプルホールド回路の応答期間T、の長さに依存す
ることになるが、特に変換期間T2が長いことから、書
込期間T1 もこれに対応しで長い時間が必要となり、
この書込期間中はデータ信号Bを出力するマイクロコン
ピュータを占有することになる。従ってマイクロコンピ
ュータを有効活用できない大きな欠点を有していた。
びサンプルホールド回路の応答期間T、の長さに依存す
ることになるが、特に変換期間T2が長いことから、書
込期間T1 もこれに対応しで長い時間が必要となり、
この書込期間中はデータ信号Bを出力するマイクロコン
ピュータを占有することになる。従ってマイクロコンピ
ュータを有効活用できない大きな欠点を有していた。
そこでこの発明の目的は、D/A変換器の変換期間や、
サンプルホールド回路の応答期間が長くても、データの
設定を高速で行うことにより、マイクロコンピュータな
どの占有時間を短縮してこれの有効利用を図ることがで
きるようにすることにある。
サンプルホールド回路の応答期間が長くても、データの
設定を高速で行うことにより、マイクロコンピュータな
どの占有時間を短縮してこれの有効利用を図ることがで
きるようにすることにある。
上記の目的を達成するために、この発明の多重D/A変
換方法は、複数のサンプルホールド回路を出力側に接続
しているデジタル−アナログ変換回路に、デジタル処理
装置が出力するデータ信号を与えてこれをアナログ量に
変換し、サンプル信号に従って指定のサンプルホールド
回路から変換したアナログ信号を取出す多重デジタル−
アナログ変換方法において、前記デジタル処理装置が出
力する書込み信号に従って、前記データ信号とチャンネ
ル指定信号とをそれぞれの記憶回路に書込み、デジタル
−アナログ変換回路は、この書込まれたデータ信号をア
ナログ量に変換し、チャンネル指定信号をデコードして
得られるサンプル信号に従って、指定のサンプルホール
ド回路から変換したアナログ信号を取出す際に、前記デ
ータ信号の書込み開始からアナログ量への変換終了まで
の期間は、前記サンプル信号の出力を禁止するものとす
る。
換方法は、複数のサンプルホールド回路を出力側に接続
しているデジタル−アナログ変換回路に、デジタル処理
装置が出力するデータ信号を与えてこれをアナログ量に
変換し、サンプル信号に従って指定のサンプルホールド
回路から変換したアナログ信号を取出す多重デジタル−
アナログ変換方法において、前記デジタル処理装置が出
力する書込み信号に従って、前記データ信号とチャンネ
ル指定信号とをそれぞれの記憶回路に書込み、デジタル
−アナログ変換回路は、この書込まれたデータ信号をア
ナログ量に変換し、チャンネル指定信号をデコードして
得られるサンプル信号に従って、指定のサンプルホール
ド回路から変換したアナログ信号を取出す際に、前記デ
ータ信号の書込み開始からアナログ量への変換終了まで
の期間は、前記サンプル信号の出力を禁止するものとす
る。
(作用)
この発明は、データ信号ならびにチャンネル指定信号を
書込時に記憶させておき、D/A変換器の変換期間が経
過してから、サンプルホールド回路でアナログ変換信号
をサンプルするようにするならば、上述の書込みに要す
る時間は僅かでよいことから、D/A変換器の変換期間
や、サンプルホールド回路の応答期間が長くても、デー
タやチャンネル指定番号は高速(すなわち短い書込期間
)で設定できることに着目したものであって、D/A変
換器と複数個のサンプルホールド回路にデータ記憶とチ
ャンネル指定番号記憶とを行う回路を設けてこれらを記
憶させ、かつこのデータ書込期間と、それに続< D/
A変換期間中はアナログ変換信号をサンプルしないよう
にして、変換期間終了後に指定されたチャンネルのサン
プルホールド回路が、アナログ変換信号をサンプルする
ようにしている。かくしてマイクロコンピュータの占有
期間をデータ書込期間のみに短縮しようとするものであ
る。
書込時に記憶させておき、D/A変換器の変換期間が経
過してから、サンプルホールド回路でアナログ変換信号
をサンプルするようにするならば、上述の書込みに要す
る時間は僅かでよいことから、D/A変換器の変換期間
や、サンプルホールド回路の応答期間が長くても、デー
タやチャンネル指定番号は高速(すなわち短い書込期間
)で設定できることに着目したものであって、D/A変
換器と複数個のサンプルホールド回路にデータ記憶とチ
ャンネル指定番号記憶とを行う回路を設けてこれらを記
憶させ、かつこのデータ書込期間と、それに続< D/
A変換期間中はアナログ変換信号をサンプルしないよう
にして、変換期間終了後に指定されたチャンネルのサン
プルホールド回路が、アナログ変換信号をサンプルする
ようにしている。かくしてマイクロコンピュータの占有
期間をデータ書込期間のみに短縮しようとするものであ
る。
(実施例〕
第1図は本発明の実施例をあられした回路図である。
この第1図に示すように、本発明においては、n個のサ
ンプルホールド回路11.12.13.14を出力側に
接続しているD/A変換器3の入力側にデータ記憶回路
5を付加し、またこれらのサンプルホールド回路11〜
14を制御するために、チャンネル指定番号記憶回路6
、サンプル禁止期間設定回路8ならびにデコード回路7
を設けている。
ンプルホールド回路11.12.13.14を出力側に
接続しているD/A変換器3の入力側にデータ記憶回路
5を付加し、またこれらのサンプルホールド回路11〜
14を制御するために、チャンネル指定番号記憶回路6
、サンプル禁止期間設定回路8ならびにデコード回路7
を設けている。
このサンプル禁止期間設定回路8は、データ信号Bとチ
ャンネル指定信号Fとを、それぞれの記憶回路に書込む
期間と、D/A変換器3の変換期間とを合計した時間中
は、サンプル信号の出力を禁止する信号をデコード回路
7に出力するようになっている。
ャンネル指定信号Fとを、それぞれの記憶回路に書込む
期間と、D/A変換器3の変換期間とを合計した時間中
は、サンプル信号の出力を禁止する信号をデコード回路
7に出力するようになっている。
第2図は第1図に示す実施例回路の動作をあられしたタ
イミングチャートであワて、第2図(イ)はチャンネル
指定信号F、第2図(ロ)はデータ信号B、第2図(ハ
)は書込信号G、第2図(ニ)はサンプル禁止信号H1
第2図(ホ)、(へ)、(ト)はサンプル信号C+、C
x、C−、第2図(チ)はアナログ変換信号D、第2図
(ワ)、(ヌ)、(ル)はアナログ出力E +、 E
t、 E−の変化を、それぞれがあられしている。
イミングチャートであワて、第2図(イ)はチャンネル
指定信号F、第2図(ロ)はデータ信号B、第2図(ハ
)は書込信号G、第2図(ニ)はサンプル禁止信号H1
第2図(ホ)、(へ)、(ト)はサンプル信号C+、C
x、C−、第2図(チ)はアナログ変換信号D、第2図
(ワ)、(ヌ)、(ル)はアナログ出力E +、 E
t、 E−の変化を、それぞれがあられしている。
この第2図に示すように、複数のサンプルホールド回路
11〜14のそれぞれからアナログ出力E、〜E、を出
力するために、データ信号Bをデータ記憶回路5に、ま
たチャンネル指定信号Fをチャンネル指定番号記憶回路
6にそれぞれ書込むと、データおよびチャンネル指定番
号が直ちに記憶されるので、T、なる短時間の書込期間
内に書込みが完了し、D/A変換器3での変換を開始す
る。
11〜14のそれぞれからアナログ出力E、〜E、を出
力するために、データ信号Bをデータ記憶回路5に、ま
たチャンネル指定信号Fをチャンネル指定番号記憶回路
6にそれぞれ書込むと、データおよびチャンネル指定番
号が直ちに記憶されるので、T、なる短時間の書込期間
内に書込みが完了し、D/A変換器3での変換を開始す
る。
一方、サンプル禁止期間設定回路8は、書込信号Gに同
期して、書込期間T 11と変換期間T2とをカバーす
る禁止期間T11を持つ禁止信号Hを発生して、このT
11なる禁止期間中は、デコード回路7からのサンプル
信号01〜coの発生を禁止している。
期して、書込期間T 11と変換期間T2とをカバーす
る禁止期間T11を持つ禁止信号Hを発生して、このT
11なる禁止期間中は、デコード回路7からのサンプル
信号01〜coの発生を禁止している。
また、チャンネル指定番号記憶回路6に記憶された内容
で指定されたサンプルホールド回路11〜14は、T、
なるサンプル期間に、デコード回路7から出力するサン
プル信号C3〜Caでアナログ変換信号りをサンプルし
、各チャンネルへのデータ書込以後の保持期間T4にお
いてアナログ出力信号の保持を行う。
で指定されたサンプルホールド回路11〜14は、T、
なるサンプル期間に、デコード回路7から出力するサン
プル信号C3〜Caでアナログ変換信号りをサンプルし
、各チャンネルへのデータ書込以後の保持期間T4にお
いてアナログ出力信号の保持を行う。
この保持期間T4の長さを、サンプルホールド回路11
〜14の信号保持精度を満足する範囲とし、適切な時間
間隔で第1チヤンネルから第nチャンネルまでのチャン
ネル指定番号とデータの書込みとを繰返させることで、
nチャンネルの独立したアナログ出力E、〜E7を得る
のであるが、このときデータ信号Bを出力するマイクロ
プロセッサを占有する期間はT、なる書込期間のみでよ
い。
〜14の信号保持精度を満足する範囲とし、適切な時間
間隔で第1チヤンネルから第nチャンネルまでのチャン
ネル指定番号とデータの書込みとを繰返させることで、
nチャンネルの独立したアナログ出力E、〜E7を得る
のであるが、このときデータ信号Bを出力するマイクロ
プロセッサを占有する期間はT、なる書込期間のみでよ
い。
一台のD/A変換器を時分割で使用する多重D/A変換
方法において、データ記憶回路とチャンネル指定番号記
憶回路とを設けることにより、D/A変換器の変換時間
や、サンプルホールド回路の応答時間などと、データを
書込むのに必要とする時間とを無関係にすることができ
る。その結果、データとチャンネル指定番号との書込み
は、変換期間にくらべてはるかに短時間で完了できるの
で、デジタル量のデータ信号を出力するマイクロコンピ
ュータなどを占有している時間が短縮でき、当該マイク
ロコンピュータの有効利用を図ることができる。また、
この際にサンプル禁止期間設定回路を設けているので、
書込期間を含めたデジタル信号のアナログ信号への変換
期間中は、アナログ変換信号のサンプリングを禁止して
いるので、データを書換える傑にこのアナログ変換信号
に発生する過渡的な変動を有しないアナログ出力信号が
得られる効果も合わせて得ることができる。
方法において、データ記憶回路とチャンネル指定番号記
憶回路とを設けることにより、D/A変換器の変換時間
や、サンプルホールド回路の応答時間などと、データを
書込むのに必要とする時間とを無関係にすることができ
る。その結果、データとチャンネル指定番号との書込み
は、変換期間にくらべてはるかに短時間で完了できるの
で、デジタル量のデータ信号を出力するマイクロコンピ
ュータなどを占有している時間が短縮でき、当該マイク
ロコンピュータの有効利用を図ることができる。また、
この際にサンプル禁止期間設定回路を設けているので、
書込期間を含めたデジタル信号のアナログ信号への変換
期間中は、アナログ変換信号のサンプリングを禁止して
いるので、データを書換える傑にこのアナログ変換信号
に発生する過渡的な変動を有しないアナログ出力信号が
得られる効果も合わせて得ることができる。
第1図は本発明の実施例をあられした回路図、第2図は
第1図に示す実施例回路の動作をあられしたタイミング
チャートであり、第3図は多重デジタル−アナログ変換
方法の従来例をあられした回路図、第4図は第3図に示
す従来例回路における動作をあられしたタイミングチャ
ートである。 3・・・D/A変換器、4・・・サンプル信号発生回路
、5・・・データ記憶回路、6・・・チャンネル指定番
号記検回路、7・・・デコード回路、8・・・サンプル
禁止期間設定回路、11.12.13.14・・・サン
プルホールド回路。 A・・・制御信号、B・・・データ信号、C,〜Cn・
・・サンプル信号、D・・・アナログ変換信号、E、〜
E□・・・アナログ出力信号、F・・・チャンネル指定
信号、G・・・書込信号、H・・・禁止信号。 S 回 $ ル 邑 ≦ 3 ÷ :))。 14+jングル7丁−−ルド回ゑト
第1図に示す実施例回路の動作をあられしたタイミング
チャートであり、第3図は多重デジタル−アナログ変換
方法の従来例をあられした回路図、第4図は第3図に示
す従来例回路における動作をあられしたタイミングチャ
ートである。 3・・・D/A変換器、4・・・サンプル信号発生回路
、5・・・データ記憶回路、6・・・チャンネル指定番
号記検回路、7・・・デコード回路、8・・・サンプル
禁止期間設定回路、11.12.13.14・・・サン
プルホールド回路。 A・・・制御信号、B・・・データ信号、C,〜Cn・
・・サンプル信号、D・・・アナログ変換信号、E、〜
E□・・・アナログ出力信号、F・・・チャンネル指定
信号、G・・・書込信号、H・・・禁止信号。 S 回 $ ル 邑 ≦ 3 ÷ :))。 14+jングル7丁−−ルド回ゑト
Claims (1)
- 1)複数のサンプルホールド回路を出力側に接続してい
るデジタル−アナログ変換回路に、デジタル処理装置が
出力するデータ信号を与えてこれをアナログ量に変換し
、サンプル信号に従って指定のサンプルホールド回路か
ら変換したアナログ信号を取出す多重デジタル−アナロ
グ変換方法において、前記デジタル処理装置が出力する
書込み信号に従って、前記データ信号とチャンネル指定
信号とをそれぞれの記憶回路に書込み、デジタル−アナ
ログ変換回路は、この書込まれたデータ信号をアナログ
量に変換し、チャンネル指定信号をデコードして得られ
るサンプル信号に従って、指定のサンプルホールド回路
から変換したアナログ信号を取出す際に、前記データ信
号の書込み開始からアナログ量への変換終了までの期間
は、前記サンプル信号の出力を禁止することを特徴とす
る多重デジタル−アナログ変換方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27231788A JPH02119432A (ja) | 1988-10-28 | 1988-10-28 | 多重デジタル−アナログ変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27231788A JPH02119432A (ja) | 1988-10-28 | 1988-10-28 | 多重デジタル−アナログ変換方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02119432A true JPH02119432A (ja) | 1990-05-07 |
Family
ID=17512198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27231788A Pending JPH02119432A (ja) | 1988-10-28 | 1988-10-28 | 多重デジタル−アナログ変換方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02119432A (ja) |
-
1988
- 1988-10-28 JP JP27231788A patent/JPH02119432A/ja active Pending
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