JPS58105399A - 移動平均回路 - Google Patents
移動平均回路Info
- Publication number
- JPS58105399A JPS58105399A JP20339681A JP20339681A JPS58105399A JP S58105399 A JPS58105399 A JP S58105399A JP 20339681 A JP20339681 A JP 20339681A JP 20339681 A JP20339681 A JP 20339681A JP S58105399 A JPS58105399 A JP S58105399A
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- JP
- Japan
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- register
- circuit
- value
- data
- processed
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- Pending
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- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、連続的に入力され□る誤差を含むアナ２ 頁
する移動平均回路に関するものである。
一般にデータの処理結果の信頼性あるいは精度は被処理
データの誤差の大小如何によるところが大きいが、満足
し得る処理結果を得るためには被処理データを適パ当に
前処理しておくことが必要で場合はそのような前−環は
必要不可欠である。と ０ころでデータの処理形
式としてはディジタル的に処理する場合とアナログ的に
処理する場合とに大別されるが、ディジタル的に処理す
る場合前処・珊はプログラム処理によって比較的容易で
ある。ディジタル的な処理においてはデータの蓄積が容
易簡単であシ、蓄積され九データに対して統計的な処理
管施すことによって被処理データは容易に平均化あるい
は平滑化さ゛れ得るからである。しかしなからアナログ
的に処理する場合は被処理データ処理されるところから
、一般に処ｆｌｌＨ果は被処理データの誤差如何によっ
て大きく変動讐るというでは、被処理データの誤差如何
によっては満足し得る精度の処理結果が得られなかった
ものである。
データの誤差の大小如何によるところが大きいが、満足
し得る処理結果を得るためには被処理データを適パ当に
前処理しておくことが必要で場合はそのような前−環は
必要不可欠である。と ０ころでデータの処理形
式としてはディジタル的に処理する場合とアナログ的に
処理する場合とに大別されるが、ディジタル的に処理す
る場合前処・珊はプログラム処理によって比較的容易で
ある。ディジタル的な処理においてはデータの蓄積が容
易簡単であシ、蓄積され九データに対して統計的な処理
管施すことによって被処理データは容易に平均化あるい
は平滑化さ゛れ得るからである。しかしなからアナログ
的に処理する場合は被処理データ処理されるところから
、一般に処ｆｌｌＨ果は被処理データの誤差如何によっ
て大きく変動讐るというでは、被処理データの誤差如何
によっては満足し得る精度の処理結果が得られなかった
ものである。
即ち、満足すべき精度の処理結果を即応的に得ようとす
る場合は、前処理もまたハードウェア手段によって行な
われる必要がある。
る場合は、前処理もまたハードウェア手段によって行な
われる必要がある。
よって本発明の目的は、被処理データをアナログ的に処
理する場合において処理結果の即応性を失うことなく被
処理データを前処理し得る移動平均回＃！を供するにあ
る。
理する場合において処理結果の即応性を失うことなく被
処理データを前処理し得る移動平均回＃！を供するにあ
る。
この目的の九め本発明は、ム／Ｄ変換された現時点ｔに
おける被処理久方データＤ （ｔ）と任意に選択された
過去の時点ｔ−ｎ （１＜；：ｎ＜：Ｎ）における移動
平均恒心（ｔ ｎ）、更には直前時点ｔ−１における
移動平均恒心（ｔ−１）よシ現時点における移動平均恒
心（ｔ）は番（ｔ）＝番（ｔ−１）＋（Ｄ（ｔ）一番（
１−ｎ））／ｎとして求められることに着目し、このよ
うにして求められた合（ｔ） ｔ−Ｄ （ｔ）の代シに
現時点における被処理入力データとして得るように構成
したものである。
おける被処理久方データＤ （ｔ）と任意に選択された
過去の時点ｔ−ｎ （１＜；：ｎ＜：Ｎ）における移動
平均恒心（ｔ ｎ）、更には直前時点ｔ−１における
移動平均恒心（ｔ−１）よシ現時点における移動平均恒
心（ｔ）は番（ｔ）＝番（ｔ−１）＋（Ｄ（ｔ）一番（
１−ｎ））／ｎとして求められることに着目し、このよ
うにして求められた合（ｔ） ｔ−Ｄ （ｔ）の代シに
現時点における被処理入力データとして得るように構成
したものである。
即ち、所定ビット容量のレジスタがＮ＋１個カスケード
接続されてなるシフトレジスタにム／Ｄ変換器からの被
処理データを人力誓しめ、初段のレジスタよシ得られる
Ｄ （ｔ）と後段のレジスタ出力の何れかよシ選択され
たＱ（ｔ−ｎ）とから減算回路、割算回路によって（Ｄ
（ｔ）−４（ｔ−ｎ ） ）／ｌ を求め、これと第
゛２段目のレジスタよシ得られる番（ｔ−１）とを加算
回路で加算して番（ｔ） ｔ−得るとともに１この６（
ｔ）ｔ−新設のレジスタにセットせしめるようになした
ものである。
接続されてなるシフトレジスタにム／Ｄ変換器からの被
処理データを人力誓しめ、初段のレジスタよシ得られる
Ｄ （ｔ）と後段のレジスタ出力の何れかよシ選択され
たＱ（ｔ−ｎ）とから減算回路、割算回路によって（Ｄ
（ｔ）−４（ｔ−ｎ ） ）／ｌ を求め、これと第
゛２段目のレジスタよシ得られる番（ｔ−１）とを加算
回路で加算して番（ｔ） ｔ−得るとともに１この６（
ｔ）ｔ−新設のレジスタにセットせしめるようになした
ものである。
以下、本発明を添付した図によシ観明する。
図は本発明による移動平均回路の一例での構成を示し友
ものである。
ものである。
これＫよるとレジスタ１０〜１ｎ各々は所定ビット容量
とされ、図示の如くにカスケード接続されることｋよっ
てシフトレジスタを構成するようになっている。ム／Ｄ
変換器（図示せず）からの被処理入力データＤ （ｔ）
はＡ／Ｄ変換周期と同一の周期をもったターツク信号Ｃ
ＬＫをシフトパルスとしてオアゲート２１介しレジスタ
１ｏにセットされるが、この被処理入力データＤ（ｔ）
は後段のレジスタ１１〜１Ｎにはセットされないように
なっている。ところでレジスタ１１〜ＩＮＫは現時点ｔ
よシ前の移動平均恒心（ｔ−１）・・・・・・、＋（ｔ
−（Ｎ−１＞ ） 、合（ｔ−Ｎル１示の如くにセット
されており、しかしてこれよシ現時点ｔにおける一！動
平均恒心（１）は容易に求められるというものである。
とされ、図示の如くにカスケード接続されることｋよっ
てシフトレジスタを構成するようになっている。ム／Ｄ
変換器（図示せず）からの被処理入力データＤ （ｔ）
はＡ／Ｄ変換周期と同一の周期をもったターツク信号Ｃ
ＬＫをシフトパルスとしてオアゲート２１介しレジスタ
１ｏにセットされるが、この被処理入力データＤ（ｔ）
は後段のレジスタ１１〜１Ｎにはセットされないように
なっている。ところでレジスタ１１〜ＩＮＫは現時点ｔ
よシ前の移動平均恒心（ｔ−１）・・・・・・、＋（ｔ
−（Ｎ−１＞ ） 、合（ｔ−Ｎル１示の如くにセット
されており、しかしてこれよシ現時点ｔにおける一！動
平均恒心（１）は容易に求められるというものである。
即ち、選択信号であるｎの値を復号回路８でデコードし
、そのデコード出力によってアンドゲート５五〜５Ｎの
何れか１つを活性化すればオアゲート４からは現時点ｔ
よシ前に得られた移動平均値の何れか１つが得られ、よ
って減算回路５でレジスタ１・からのＤ （ｔ）の値よ
ルその移動平均恒心（を−ｎ）ｔ−差し引けば１、Ｄ（
ｔ）一番（ｔ−ｎ）が求められるものである。このＤ（
ｔ）一番（ｔ′−ｎ）の値を割算回路６でｎの値で除し
更にレジスタ１１からの番（ｔ−１）と瑞算回路７で加
算するようにすれば、Ｄ４が番（ｔ−１）＋（Ｄ（ｔ）
一番（ｔ ｎ））／ｎとして求められるというわけでら
る。このようにして得られ九番（１）はＤ／ム変換器（
図示せず）ｔ−介し本処理に供される一方、加算回路７
よシ得られる加算終了信号がオアゲート２ｔ−介しシフ
トパルス信号としてレジスタ１・に作用することＫよっ
て次のクロック信号ＣＬＫが入力される前にレジスタ１
・にセットされる。次のクロック信号ＣＬＫが入力すれ
ば、６（ｔ）はレジスタ１１にシフトされ、新たな番（
ｔ−１）となるわけである。なお、アンドゲート５Ｘ〜
５Ｎおよびオアゲート４は単一なものとして図示されて
いるが、実際にはレジスタ１ｏ〜１Ｎのビット容量に応
じた数だけ必要であることは勿鍮である？を九・本例で
はレジスタ１ｏの入力部周辺は省略されているが、加算
回路７からの加算終了信号は場合によりてはブリセット
信号あるいはロード信号とすることも可である。
、そのデコード出力によってアンドゲート５五〜５Ｎの
何れか１つを活性化すればオアゲート４からは現時点ｔ
よシ前に得られた移動平均値の何れか１つが得られ、よ
って減算回路５でレジスタ１・からのＤ （ｔ）の値よ
ルその移動平均恒心（を−ｎ）ｔ−差し引けば１、Ｄ（
ｔ）一番（ｔ−ｎ）が求められるものである。このＤ（
ｔ）一番（ｔ′−ｎ）の値を割算回路６でｎの値で除し
更にレジスタ１１からの番（ｔ−１）と瑞算回路７で加
算するようにすれば、Ｄ４が番（ｔ−１）＋（Ｄ（ｔ）
一番（ｔ ｎ））／ｎとして求められるというわけでら
る。このようにして得られ九番（１）はＤ／ム変換器（
図示せず）ｔ−介し本処理に供される一方、加算回路７
よシ得られる加算終了信号がオアゲート２ｔ−介しシフ
トパルス信号としてレジスタ１・に作用することＫよっ
て次のクロック信号ＣＬＫが入力される前にレジスタ１
・にセットされる。次のクロック信号ＣＬＫが入力すれ
ば、６（ｔ）はレジスタ１１にシフトされ、新たな番（
ｔ−１）となるわけである。なお、アンドゲート５Ｘ〜
５Ｎおよびオアゲート４は単一なものとして図示されて
いるが、実際にはレジスタ１ｏ〜１Ｎのビット容量に応
じた数だけ必要であることは勿鍮である？を九・本例で
はレジスタ１ｏの入力部周辺は省略されているが、加算
回路７からの加算終了信号は場合によりてはブリセット
信号あるいはロード信号とすることも可である。
Ｐｔ
以上説明したように本発明は、所定ビット容量のレジス
タがＮ＋１個カスケード接続されてなるシフトレジスタ
にム／Ｄ変換器からの被処理データ−／Ｄ（ｔ）ｔ−人
力せしめる度に初段のレジスタよシ得られる諌入力デー
タと後段のレジスタ出力、よシ選択され九ｎ時点前の移
動子°均慎番（ｔ−ｎ）と加から減算回路、割算回路に
よって（Ｄ（ｔ）一番（１−ｎ））／ｎの値を求め、該
値と第２段目のレジスタより得られる直前時点における
移動平均回路（ｔ−ｉ）とを加算回路で加算することに
よって番（ｔ−１）＋（番（１）一番（ｔ−ｎ））、Ａ
の値を得、咳値を現時点における被処理入力データとし
てＤ／ム変換器を介して取シ出すとともに、初段のレジ
スタにセットせしめるようになしたものである。したが
って、本発明による場合被処理データは一旦デイジタル
化されたうえ処理結果の即応性を失なうことなくディジ
タル回路によって前処理され得るから、最終的なアナロ
グ処理においても結果は十分な即応性をもって、しかも
精度穴にして得られるという効果がある。
タがＮ＋１個カスケード接続されてなるシフトレジスタ
にム／Ｄ変換器からの被処理データ−／Ｄ（ｔ）ｔ−人
力せしめる度に初段のレジスタよシ得られる諌入力デー
タと後段のレジスタ出力、よシ選択され九ｎ時点前の移
動子°均慎番（ｔ−ｎ）と加から減算回路、割算回路に
よって（Ｄ（ｔ）一番（１−ｎ））／ｎの値を求め、該
値と第２段目のレジスタより得られる直前時点における
移動平均回路（ｔ−ｉ）とを加算回路で加算することに
よって番（ｔ−１）＋（番（１）一番（ｔ−ｎ））、Ａ
の値を得、咳値を現時点における被処理入力データとし
てＤ／ム変換器を介して取シ出すとともに、初段のレジ
スタにセットせしめるようになしたものである。したが
って、本発明による場合被処理データは一旦デイジタル
化されたうえ処理結果の即応性を失なうことなくディジ
タル回路によって前処理され得るから、最終的なアナロ
グ処理においても結果は十分な即応性をもって、しかも
精度穴にして得られるという効果がある。
図は、本発明による移動平均回路の一例での構成を示す
図である。 １０〜１Ｎ・・・レジスタ、５・・・減算回路、６・・
・割算回路、７・・・加算回路、８・・・復号回路。 代理人 弁理士 秋 本 正 実
図である。 １０〜１Ｎ・・・レジスタ、５・・・減算回路、６・・
・割算回路、７・・・加算回路、８・・・復号回路。 代理人 弁理士 秋 本 正 実
Claims (1)
- 所定ビット容量のレジスタがＮ＋１個カスケード接続さ
れてなるシフトレジスタにム／Ｄ変換器からの被処理入
力データＤ （ｔ）を入力せしめる度に初段のレジスタ
よシ得られ暮該入力データと後段前の移動平均値Ｑ（’
ｔ−ｎ）とから減算回路、割算回路によって（Ｄ （ｔ
）一番（ｔ−ｎ））／ｎの値を求めた後、該値と第２段
目のレジスタよ１門られる直前時点における移動平均値
４（ｔ−１）とを加算回路で加算することによって番（
ｔ−１）＋（Ｄ（ｔ） 一番（ｔ’−ｎ））／ｎの値を
得、該値を現時点に卦ける被処理入力データとしてＤ／
ム変換器を介して取シ出すとともに、初段のレジスタに
セットせしめる構成を特徴とする移動平均回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339681A JPS58105399A (ja) | 1981-12-18 | 1981-12-18 | 移動平均回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339681A JPS58105399A (ja) | 1981-12-18 | 1981-12-18 | 移動平均回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105399A true JPS58105399A (ja) | 1983-06-23 |
Family
ID=16473349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20339681A Pending JPS58105399A (ja) | 1981-12-18 | 1981-12-18 | 移動平均回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990006551A1 (en) * | 1988-11-25 | 1990-06-14 | Fanuc Ltd | Method of setting construction parameters in an xy plotter |
-
1981
- 1981-12-18 JP JP20339681A patent/JPS58105399A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990006551A1 (en) * | 1988-11-25 | 1990-06-14 | Fanuc Ltd | Method of setting construction parameters in an xy plotter |
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