JPH02190027A - 自動利得制御型ａ／ｄ変換装置 - Google Patents
自動利得制御型ａ／ｄ変換装置Info
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- JPH02190027A JPH02190027A JP1020289A JP1020289A JPH02190027A JP H02190027 A JPH02190027 A JP H02190027A JP 1020289 A JP1020289 A JP 1020289A JP 1020289 A JP1020289 A JP 1020289A JP H02190027 A JPH02190027 A JP H02190027A
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- JP
- Japan
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- converter
- amplification factor
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- variable gain
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- 230000003321 amplification Effects 0.000 claims abstract description 40
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 40
- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000005070 sampling Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000005236 sound signal Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、音声信号の如きアナログ入力信号を精度よ＜
Ａ／Ｄ変換するための自動利得制御型Ａ／Ｄ変換装置に
関するものである。
Ａ／Ｄ変換するための自動利得制御型Ａ／Ｄ変換装置に
関するものである。
（ロ）従来の技術
第６図に従来の自動利得制御型Ａ／Ｄ変換装置の構成を
示す。
示す。
同図の装置は入力信号は、まず、ローパスフィルタとし
て、アンチエイリアジングフィルタ６１にて、通過信号
の最高周波数がサンプリング周波数の１／２以下に抑え
られる。
て、アンチエイリアジングフィルタ６１にて、通過信号
の最高周波数がサンプリング周波数の１／２以下に抑え
られる。
６２は後述のＡ ／ Ｄコンバータのピッ）９度を有効
に使用できる値に増幅する可変利得増幅回路であり、そ
の増幅率は自分自身の出力のフィードバック６５により
決定される。
に使用できる値に増幅する可変利得増幅回路であり、そ
の増幅率は自分自身の出力のフィードバック６５により
決定される。
たとえば、フィードバック６５の値が小さい時は、可変
利得増幅回路の増幅率を大きくしフィードバック６５の
値が大きい時は、可変利得増幅回路の増幅率を小さくす
ることにより入力の変動を抑える。
利得増幅回路の増幅率を大きくしフィードバック６５の
値が大きい時は、可変利得増幅回路の増幅率を小さくす
ることにより入力の変動を抑える。
可変利得増幅回路６２の出力は、サンプルホールド回路
６３でホールドされ、Ａ／Ｄコンバータ６４によりディ
ジタル信号に変換される。
６３でホールドされ、Ａ／Ｄコンバータ６４によりディ
ジタル信号に変換される。
上述の如き従来の自動利得制御型Ａ／Ｄ変換装置におい
ては、増幅率を大きく変化させるとＡ／Ｄ変換した値が
増幅率を変化させた時点の前後で時間的に不連続となっ
てしまうため、増幅率を大きく変化させることができな
かった。つまり、入力信号の振幅が小さい場合でも、Ａ
／Ｄコンバータのビット１度を有効に使用できる値にま
で増幅することができず、必要なビット精度を得ること
が困難であった。
ては、増幅率を大きく変化させるとＡ／Ｄ変換した値が
増幅率を変化させた時点の前後で時間的に不連続となっ
てしまうため、増幅率を大きく変化させることができな
かった。つまり、入力信号の振幅が小さい場合でも、Ａ
／Ｄコンバータのビット１度を有効に使用できる値にま
で増幅することができず、必要なビット精度を得ること
が困難であった。
ここで述べているＡ 、”′Ｄコンバータのビット精度
とは、４ｂｉｔのＡ／Ｄコンバータの場合で、ＡＩＤコ
ンバータのリファレンス電圧が上２゜５■の時、Ａ／Ｄ
コンバータは上２゜５■の値を１６ ％ 分ｔ ル（７
’） ”’Ｑ、１ｂｉｔ当ｆ、：’） ０． ３１２５
Ｖの精度があることを指す。言い換えると、Ａ／Ｄコン
バータへの入力が０，１５６２５Ｖより大きく、０．４
６８７５Ｖ以下の場合、Ａ／Ｄコンバータの出力は１と
なり、入力が小さい場合、入力値に対する誤差の割合が
大きくなってしまうということである。
とは、４ｂｉｔのＡ／Ｄコンバータの場合で、ＡＩＤコ
ンバータのリファレンス電圧が上２゜５■の時、Ａ／Ｄ
コンバータは上２゜５■の値を１６ ％ 分ｔ ル（７
’） ”’Ｑ、１ｂｉｔ当ｆ、：’） ０． ３１２５
Ｖの精度があることを指す。言い換えると、Ａ／Ｄコン
バータへの入力が０，１５６２５Ｖより大きく、０．４
６８７５Ｖ以下の場合、Ａ／Ｄコンバータの出力は１と
なり、入力が小さい場合、入力値に対する誤差の割合が
大きくなってしまうということである。
（ハ）発明が解決しようとする課題
本発明は、可変利得・増幅回路の増幅率を大きく変化さ
せても時間的に不連続とならず、かつＡ 、／ｌ〕コン
バータのビット精度を有効に使用できる自動利得側９１
Ｉ装置を実現することを目的とする。
せても時間的に不連続とならず、かつＡ 、／ｌ〕コン
バータのビット精度を有効に使用できる自動利得側９１
Ｉ装置を実現することを目的とする。
（ニ）課題を解決するための手段
本発明の自動利得制御型Ａ／Ｄ変換装置は、入力信号を
サンプルホールド回路により信号をホールドし、かかる
サンプルホールド値をまず増幅率＝１の可変利得増幅回
路を通した出力をＡ／Ｄ変換し、かかるＡ／Ｄ変換値が
小さい場合は可変利得増幅回路の増幅率を大きくし、先
のサンプルホー ルド回路にホールドされている信号を
増幅率を大きくした可変利得増幅回路により増幅１２、
かかる可変利得増幅回路の出力信号を再びＡ／Ｄ変換し
、かかるＡ ／ Ｄ変換値と可変利得増幅回路の増幅率
とを記憶する手段を備えたものである。
サンプルホールド回路により信号をホールドし、かかる
サンプルホールド値をまず増幅率＝１の可変利得増幅回
路を通した出力をＡ／Ｄ変換し、かかるＡ／Ｄ変換値が
小さい場合は可変利得増幅回路の増幅率を大きくし、先
のサンプルホー ルド回路にホールドされている信号を
増幅率を大きくした可変利得増幅回路により増幅１２、
かかる可変利得増幅回路の出力信号を再びＡ／Ｄ変換し
、かかるＡ ／ Ｄ変換値と可変利得増幅回路の増幅率
とを記憶する手段を備えたものである。
（ホ）作用
本発明の自動利得制御型Ａ、／Ｄ変換装置によれば、サ
ンプルホールド回路にホールドされた値をまずＡ 、’
Ｄ変換して読み込み、かかる値が小さい場合は増幅し
、大きい場合は減衰させて再度Ａ／Ｄ変換を行うことに
より、Ａ／Ｄコンバータのビット精度を有効に使用する
。また、これによってサンプリングで時間的に不連続に
なっている入力信号を連続した信号に復元したい場合は
、Ａ／Ｄ変換値と可変利得増幅回路の増幅率値をもちい
た演算処理により連続した信号を復元できる。
ンプルホールド回路にホールドされた値をまずＡ 、’
Ｄ変換して読み込み、かかる値が小さい場合は増幅し
、大きい場合は減衰させて再度Ａ／Ｄ変換を行うことに
より、Ａ／Ｄコンバータのビット精度を有効に使用する
。また、これによってサンプリングで時間的に不連続に
なっている入力信号を連続した信号に復元したい場合は
、Ａ／Ｄ変換値と可変利得増幅回路の増幅率値をもちい
た演算処理により連続した信号を復元できる。
（へ）実施例
第１図に本発明の自動利得制御型Ａ／Ｄ変換装置の一実
施例を示す。
施例を示す。
まず、同図の各部分の機能を簡単に説明する。
入力信号はアンチエイリアジングフィルタ１１で、その
最高周波数がサンプリング周波数の１７２以下に抑えら
れる。
最高周波数がサンプリング周波数の１７２以下に抑えら
れる。
該フィルタ１１からの出力信号をサンプルホールドする
サンプルホールド回路は、可変利得増１輻回路】３の増
幅率が決定するまでアンチエイリアジングフィルタ１１
の出力値を一定値に保っておく働きをなす。
サンプルホールド回路は、可変利得増１輻回路】３の増
幅率が決定するまでアンチエイリアジングフィルタ１１
の出力値を一定値に保っておく働きをなす。
可変利得増幅回路１３はサンプルホールド回路１１の出
力をＡ ／ Ｄコ・ンバータ１４のビット精度を有効に
使用できる値に増幅するものであり、その増幅率は２ビ
ツトの制御信号１７ ［Ｈ，Ｌ］により決定される。
力をＡ ／ Ｄコ・ンバータ１４のビット精度を有効に
使用できる値に増幅するものであり、その増幅率は２ビ
ツトの制御信号１７ ［Ｈ，Ｌ］により決定される。
Ａ、・■）コンバータト１は可変利ｉ！１．増幅回路１
３の出力をディジタル信号に変換するものである。
３の出力をディジタル信号に変換するものである。
サンプリング値記憶部１５はＡ 、、／’ Ｉ）変換さ
れた可変利得増幅回路１３の出力値とその増幅率を一時
的に記憶しておくものである。
れた可変利得増幅回路１３の出力値とその増幅率を一時
的に記憶しておくものである。
サンプリング値記ｔヲ部１５の情報をもとにＡ／Ｄコン
バータのビット精度を有効に使用できる値に可変利得増
幅回路１３の増幅率を決定する増幅率決定部１６は、決
定した増幅率値に対応する増幅率制御信号１７を可変利
得増幅回路１３とサンプリング値記憶部１５に与える。
バータのビット精度を有効に使用できる値に可変利得増
幅回路１３の増幅率を決定する増幅率決定部１６は、決
定した増幅率値に対応する増幅率制御信号１７を可変利
得増幅回路１３とサンプリング値記憶部１５に与える。
該可変利得増幅回路１３の増幅率値は説明のため２ ｆ
ｉ）、１イＳ、０，５倍を採用し、Ａ ｙ’ Ｄコンバ
ータ１６を４ビツトに設定している。
ｉ）、１イＳ、０，５倍を採用し、Ａ ｙ’ Ｄコンバ
ータ１６を４ビツトに設定している。
また、アナログ系の振幅制限は±５ｖであり、−１−、
記Ａ ／’ Ｄコンバータ１４のリファレンス電圧は上
２゜５■であるとする。この場合、Ａ ／’ Ｄコンバ
ータの精度は１ビツト当たり０，３１２５Ｖとなる。
記Ａ ／’ Ｄコンバータ１４のリファレンス電圧は上
２゜５■であるとする。この場合、Ａ ／’ Ｄコンバ
ータの精度は１ビツト当たり０，３１２５Ｖとなる。
次に、第２図に示したような音声信号がアンチェイリア
ジンダフィルタ１１に入力された場合について、信号処
理動作を説明する。
ジンダフィルタ１１に入力された場合について、信号処
理動作を説明する。
いま時刻ｔであるとすると、第２図によれば、サンプル
ホールド回路１２のホールド値は０． ５Ｖとなってい
ることがわかる。可変利得増幅回路１３の増幅率が１の
場合、Ａ／Ｄコンバータ１４の出力は［０ＯＯｊ］ と
なり、記憶部１５には可変利得増幅回路１３の増幅率は
１、かつＡ／ＤコンバータＩ４の出力値はｌとして第３
図のように［ｂ５、ｂ４、ｂ３、ｂ２、ｂｌ、ｂｏ］＝
（０，０，Ｏｌｏ、０．１］として記憶される。尚、第
３図の［ｂ５、ｂ４）は、同図から明らかの如く、可変
利得増幅回路１３の増幅率に対応するコード値（後述）
を示し、ｉｂ３、ｂ２、ｂｌ、 ｂＯ）はＡ／Ｄコン
バータ１４の出力値を示す。
ホールド回路１２のホールド値は０． ５Ｖとなってい
ることがわかる。可変利得増幅回路１３の増幅率が１の
場合、Ａ／Ｄコンバータ１４の出力は［０ＯＯｊ］ と
なり、記憶部１５には可変利得増幅回路１３の増幅率は
１、かつＡ／ＤコンバータＩ４の出力値はｌとして第３
図のように［ｂ５、ｂ４、ｂ３、ｂ２、ｂｌ、ｂｏ］＝
（０，０，Ｏｌｏ、０．１］として記憶される。尚、第
３図の［ｂ５、ｂ４）は、同図から明らかの如く、可変
利得増幅回路１３の増幅率に対応するコード値（後述）
を示し、ｉｂ３、ｂ２、ｂｌ、 ｂＯ）はＡ／Ｄコン
バータ１４の出力値を示す。
増幅率決定部１６とその出力である制御信号１７ ［
Ｈ，Ｌ］ とは、第・４図に示したように、記憶部１５
のデータが［ｂ３、ｂ２、ｂｌ、ｂｏｌ＝［１゜１．１
，１］の場合は、２ビツトの制御信号１７ｒＨ，Ｌ］は
［１，Ｏ］ となる。
Ｈ，Ｌ］ とは、第・４図に示したように、記憶部１５
のデータが［ｂ３、ｂ２、ｂｌ、ｂｏｌ＝［１゜１．１
，１］の場合は、２ビツトの制御信号１７ｒＨ，Ｌ］は
［１，Ｏ］ となる。
また［ｂ３、ｂ２、ｂｌ、ｂｏ］＝［０，＊、＊、＊］
の場合は制御信号１７ ［Ｈ，Ｌ］は［０，１］となる
。尚、記号＊はＯでも１でもよいことを示す。
の場合は制御信号１７ ［Ｈ，Ｌ］は［０，１］となる
。尚、記号＊はＯでも１でもよいことを示す。
さらに［ｂ３、ｂ２、ｂｌ、ｂＯＪの値が、上記の２通
り以外の場合は、制御信号１７ ［Ｈ，Ｌ］は、［０，
０］ となる様に構成されている。
り以外の場合は、制御信号１７ ［Ｈ，Ｌ］は、［０，
０］ となる様に構成されている。
従って、時刻ｔのサンプルホールド回路１２の保持値の
場合は、制御信号１７ ［Ｈ，Ｌ］は［０，１コとなる
。
場合は、制御信号１７ ［Ｈ，Ｌ］は［０，１コとなる
。
可変利得増幅回路１３は、第５図に示したように、スイ
ッチＳ１で開閉する帰還抵抗１ ／ ２ ＲＩとスイッ
チＳ２で開閉する帰還抵抗Ｒ１とスイッチＳ３で開閉す
る帰還抵抗２Ｒ＋とが帰還ライン上で並列接続されたオ
ペアンプからなり、上記制御信号１７ ［Ｈ，Ｌ］の値
により、上記各スイッチの開閉がＭ御され、帰還抵抗の
抵抗値が選択される。今、制御信号１７ ［Ｈ，Ｌ］が
［１，Ｏ］の場合スイッチＳｌのみが閉じ、この［Ｈ，
Ｌ］が［０，１］の場合スイッチＳ３のみが閉じ、この
［ｐｉ、ｉ、］が［０，Ｏ］の場合はスイッチＳ２のみ
が閉じる。従って、増幅率がそれぞれ０，５倍、２倍、
１ イＮ、になるように自由に選択できる。
ッチＳ１で開閉する帰還抵抗１ ／ ２ ＲＩとスイッ
チＳ２で開閉する帰還抵抗Ｒ１とスイッチＳ３で開閉す
る帰還抵抗２Ｒ＋とが帰還ライン上で並列接続されたオ
ペアンプからなり、上記制御信号１７ ［Ｈ，Ｌ］の値
により、上記各スイッチの開閉がＭ御され、帰還抵抗の
抵抗値が選択される。今、制御信号１７ ［Ｈ，Ｌ］が
［１，Ｏ］の場合スイッチＳｌのみが閉じ、この［Ｈ，
Ｌ］が［０，１］の場合スイッチＳ３のみが閉じ、この
［ｐｉ、ｉ、］が［０，Ｏ］の場合はスイッチＳ２のみ
が閉じる。従って、増幅率がそれぞれ０，５倍、２倍、
１ イＮ、になるように自由に選択できる。
前述の様に時刻ｔのサンプルホールド回路】２の保持値
は、Ｌ記制御信号１７ ［Ｈ，Ｌ］が［０，１］である
ので、可変利得増幅回路１３の増幅率２．０となる。か
かる条件のもとてサンプルホールド回路１２の保持値（
０，５Ｖ）を可変利ｉす増幅回路１３の増幅率を２．０
としてＡ／Ｄコンバータ１４に取り込んだ値を時刻ｔの
サンプル値としてサンプリングする。この場合、記憶部
１５の値は［ｂ５、ｂ４、ｂ３、ｂ２、ｂｌ、ｂ Ｏ］
＝ ［０１１０、ｏ、１．１１となっている。つまり、
この値が時刻【におけるサンプリング値になる。
は、Ｌ記制御信号１７ ［Ｈ，Ｌ］が［０，１］である
ので、可変利得増幅回路１３の増幅率２．０となる。か
かる条件のもとてサンプルホールド回路１２の保持値（
０，５Ｖ）を可変利ｉす増幅回路１３の増幅率を２．０
としてＡ／Ｄコンバータ１４に取り込んだ値を時刻ｔの
サンプル値としてサンプリングする。この場合、記憶部
１５の値は［ｂ５、ｂ４、ｂ３、ｂ２、ｂｌ、ｂ Ｏ］
＝ ［０１１０、ｏ、１．１１となっている。つまり、
この値が時刻【におけるサンプリング値になる。
斯る記憶部１５の値をデコードすれば、増幅率は２であ
り、かつ、Ａ／Ｄコンバータ１４の出力値は３というこ
とにな・る。そして、サンプルホールド回路１２に保持
されている値は、 ３ＸＯ８３１２５／２＝０．４６８７５Ｖであると解釈
される。つまり、４ビツトのＡ ７′Ｄコンバータを６
ビツトの精度ヲ持つＡ／Ｄコンバータとして使用したこ
とになる。
り、かつ、Ａ／Ｄコンバータ１４の出力値は３というこ
とにな・る。そして、サンプルホールド回路１２に保持
されている値は、 ３ＸＯ８３１２５／２＝０．４６８７５Ｖであると解釈
される。つまり、４ビツトのＡ ７′Ｄコンバータを６
ビツトの精度ヲ持つＡ／Ｄコンバータとして使用したこ
とになる。
以りで時刻ｔにおけるサンプリングが終了し、可変利ｉ
！シ増幅回路１３の増幅率を１に設定しなおし、同様に
して次の時刻ｔ＋１のサンプリングを開始する。
！シ増幅回路１３の増幅率を１に設定しなおし、同様に
して次の時刻ｔ＋１のサンプリングを開始する。
［−述の信号処理をサンプリング周期で繰り返し実行す
ることにより、低ビットのＡ／Ｄコンバータを高ビット
の精度を持つＡ／Ｄコンバータとして使用できる。
ることにより、低ビットのＡ／Ｄコンバータを高ビット
の精度を持つＡ／Ｄコンバータとして使用できる。
（ト）発明の効果
本発明の自動利得制御型Ａ ／’ Ｄ変換装置は、低ビ
ットのＡ／Ｄコンバータを高ビットの精度を持つＡ／Ｄ
コンバータとして使用でき、かつデコード時の信号が時
間的に不連続とならない自動利得！１９１１装置を実現
できる。
ットのＡ／Ｄコンバータを高ビットの精度を持つＡ／Ｄ
コンバータとして使用でき、かつデコード時の信号が時
間的に不連続とならない自動利得！１９１１装置を実現
できる。
第１図は本発明の自動利得制御装置の一実施例を示す構
成図、第２図は入力信号図１、第３図は本発明装置に用
いる可変利得増幅回路１３の出力値と増幅率を一時的に
記憶しておく記憶部の詳細図、第４図は本発明装置に用
いる可変利得増幅回路の増幅率決定部の構成図、第５図
は本発明装置に用いる可変利得増幅回路部の構成図、第
６図は従来装置の構成図である。 １１・・・アンチエイリアジングフィルタ、１２・・・
サンプルホールド回路、 １３・・・可変利得増幅回路、 １１・・・Ａ 、、−’ Ｄコンバータ、１５・・・サ
ンプリング値記憶部、 １６・・・増幅率決定部。 第１図 第２図
成図、第２図は入力信号図１、第３図は本発明装置に用
いる可変利得増幅回路１３の出力値と増幅率を一時的に
記憶しておく記憶部の詳細図、第４図は本発明装置に用
いる可変利得増幅回路の増幅率決定部の構成図、第５図
は本発明装置に用いる可変利得増幅回路部の構成図、第
６図は従来装置の構成図である。 １１・・・アンチエイリアジングフィルタ、１２・・・
サンプルホールド回路、 １３・・・可変利得増幅回路、 １１・・・Ａ 、、−’ Ｄコンバータ、１５・・・サ
ンプリング値記憶部、 １６・・・増幅率決定部。 第１図 第２図
Claims (1)
- （１）アナログ入力信号を一時的に記憶しておくサンプ
ルホールド回路と、該サンプルホールド回路の出力値を
増幅する可変利得増幅回路と、該可変利得増幅回路によ
り増幅された信号をディジタル信号に変換するためのＡ
／Ｄ変換器と、上記可変利得増幅回路の増幅率と上記Ａ
／Ｄ変換器の出力値とに基づいて可変利得増幅回路の増
幅率を帰還制御する事を特徴とした自動利得制御型Ａ／
Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020289A JPH02190027A (ja) | 1989-01-19 | 1989-01-19 | 自動利得制御型ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020289A JPH02190027A (ja) | 1989-01-19 | 1989-01-19 | 自動利得制御型ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190027A true JPH02190027A (ja) | 1990-07-26 |
Family
ID=11743689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020289A Pending JPH02190027A (ja) | 1989-01-19 | 1989-01-19 | 自動利得制御型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132002A1 (ja) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | 自動制御装置 |
| JP2011139259A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Ltd | Ａ／ｄ変換方法、ａ／ｄ変換装置および読出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746330B2 (ja) * | 1979-11-24 | 1982-10-02 | ||
| JPS57190416A (en) * | 1981-05-20 | 1982-11-24 | Hitachi Ltd | Analog-to-digital converter |
-
1989
- 1989-01-19 JP JP1020289A patent/JPH02190027A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746330B2 (ja) * | 1979-11-24 | 1982-10-02 | ||
| JPS57190416A (en) * | 1981-05-20 | 1982-11-24 | Hitachi Ltd | Analog-to-digital converter |
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| WO2006132002A1 (ja) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | 自動制御装置 |
| JP2011139259A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Ltd | Ａ／ｄ変換方法、ａ／ｄ変換装置および読出回路 |
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