JPH0157871B2 - - Google Patents
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- JPH0157871B2 JPH0157871B2 JP57143249A JP14324982A JPH0157871B2 JP H0157871 B2 JPH0157871 B2 JP H0157871B2 JP 57143249 A JP57143249 A JP 57143249A JP 14324982 A JP14324982 A JP 14324982A JP H0157871 B2 JPH0157871 B2 JP H0157871B2
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- JP
- Japan
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- 238000012935 Averaging Methods 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】
本発明は、テレビジヨン映像信号をPCM化し
て出力する場合に、入力映像信号をサンプリング
する位相を制御するサンプル位相調整方式に関す
る。
て出力する場合に、入力映像信号をサンプリング
する位相を制御するサンプル位相調整方式に関す
る。
従来、アナログの入力映像信号をPCM信号に
変換して出力するためにアナログ・デジタル変換
器（以下Ａ／Ｄ変換器という）が使用されている
が、該Ａ／Ｄ変換器の変換実行タイミング、ある
いはサンプル位相は、入力映像信号中のカラーバ
ースト信号（又は副搬送波信号）に位相ロツクす
るクロツク発振器の出力信号を用いている。この
場合、サンプル位相は、その回路構成により変り
一義的に決定できないので、前記発振器内に移相
器を設置してサンプル位相を調整するようにして
いる。
変換して出力するためにアナログ・デジタル変換
器（以下Ａ／Ｄ変換器という）が使用されている
が、該Ａ／Ｄ変換器の変換実行タイミング、ある
いはサンプル位相は、入力映像信号中のカラーバ
ースト信号（又は副搬送波信号）に位相ロツクす
るクロツク発振器の出力信号を用いている。この
場合、サンプル位相は、その回路構成により変り
一義的に決定できないので、前記発振器内に移相
器を設置してサンプル位相を調整するようにして
いる。
PCM応用機器の例としてフレームシンクロナ
イザーの場合で考えると、前記移相器は、メモリ
書き込み前のサンプル位相に相当し、さらに、一
般的にはメモリ読出し後、Ｄ／Ａ変換前にPCM
データの形で基準バースト信号が挿入されること
と関連づけると、前記移相器はカラー信号におけ
る色相調整器として作用することとなる。すなわ
ち、サンプル位相によつて色相が変化する。
イザーの場合で考えると、前記移相器は、メモリ
書き込み前のサンプル位相に相当し、さらに、一
般的にはメモリ読出し後、Ｄ／Ａ変換前にPCM
データの形で基準バースト信号が挿入されること
と関連づけると、前記移相器はカラー信号におけ
る色相調整器として作用することとなる。すなわ
ち、サンプル位相によつて色相が変化する。
従来、上述の移相器の調整は、カラーバー信号
等のテスト信号と、ベクトルスコープ等の測定器
を用いて行なわれており、映像信号処理中には基
準信号がなく調整できないという不都合があつ
た。
等のテスト信号と、ベクトルスコープ等の測定器
を用いて行なわれており、映像信号処理中には基
準信号がなく調整できないという不都合があつ
た。
本発明の目的は、上述の従来の欠点を解決し、
映像信号処理中においても、カラーバースト信号
を利用してサンプル位相を決定できるようにする
ことであり、さらにコンポジツト映像信号を
PCM処理によつてコンポーネント信号（Ｙ、Ｒ
−Ｙ、Ｂ−Ｙ）に分解する場合に最も重要なサン
プル位相を容易に行なうことができるサンプル位
相調整方式を提供することにある。
映像信号処理中においても、カラーバースト信号
を利用してサンプル位相を決定できるようにする
ことであり、さらにコンポジツト映像信号を
PCM処理によつてコンポーネント信号（Ｙ、Ｒ
−Ｙ、Ｂ−Ｙ）に分解する場合に最も重要なサン
プル位相を容易に行なうことができるサンプル位
相調整方式を提供することにある。
本発明の位相調整方式は、入力映像信号のカラ
ーバースト信号を入力し制御入力に応じて遅延出
力する可変遅延線と、該可変遅延線の出力信号に
同期してカラーバースト信号の周波数の４倍の周
波数のサンプリングクロツクパルスを出力するク
ロツク発生器と、該クロツク発生器の出力するサ
ンプリングクロツクパルスによつて前記入力映像
信号をサンプリングしてデジタル変換出力するア
ナログ・デジタル変換器と、該アナログ・デジタ
ル変換器の出力信号を格納しシフト動作する４段
のシフトレジスタと、該シフトレジスタの各段の
出力を並列に入力し平均値を出力する平均化回路
と、水平周期ごとにバースト信号期間内に少くと
も１回前記クロツク発生回路の出力に同期したス
トローブパルスを発生するストローブパルス発生
回路と、前記シフトレジスタの最終段出力を上記
ストローブパルスによつてラツチする第１のレジ
スタおよび前記平均化回路の出力値を記憶する第
２のレジスタと、前記第１および第２のレジスタ
の出力の差分を出力する差動増幅器又は減算器と
を備えて、該差動増幅器又は減算器の出力信号に
応じて前記可変遅延線の遅延時間を制御すること
を特徴とする。
ーバースト信号を入力し制御入力に応じて遅延出
力する可変遅延線と、該可変遅延線の出力信号に
同期してカラーバースト信号の周波数の４倍の周
波数のサンプリングクロツクパルスを出力するク
ロツク発生器と、該クロツク発生器の出力するサ
ンプリングクロツクパルスによつて前記入力映像
信号をサンプリングしてデジタル変換出力するア
ナログ・デジタル変換器と、該アナログ・デジタ
ル変換器の出力信号を格納しシフト動作する４段
のシフトレジスタと、該シフトレジスタの各段の
出力を並列に入力し平均値を出力する平均化回路
と、水平周期ごとにバースト信号期間内に少くと
も１回前記クロツク発生回路の出力に同期したス
トローブパルスを発生するストローブパルス発生
回路と、前記シフトレジスタの最終段出力を上記
ストローブパルスによつてラツチする第１のレジ
スタおよび前記平均化回路の出力値を記憶する第
２のレジスタと、前記第１および第２のレジスタ
の出力の差分を出力する差動増幅器又は減算器と
を備えて、該差動増幅器又は減算器の出力信号に
応じて前記可変遅延線の遅延時間を制御すること
を特徴とする。
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、入力端子１から入力したアナ
ログ映像信号は、Ａ／Ｄ変換器２でデジタル変換
されて出力端子１３からPCM信号として出力さ
れる。Ａ／Ｄ変換回路２は、クロツク発生器７の
出力するサンプリングクロツクパルスによつて入
力アナログ信号をサンプリングする。クロツク発
生器７は副搬送波信号の４倍の周波数のサンプリ
ングクロツクパルスを発生するフエイズ・ロツ
ク・ループ（PLL）であり、その位相は可変遅
延線９の出力するカラーバースト信号にロツクさ
れる。可変遅延線９にはゲートＧを介して入力映
像信号中のカラーバースト部分が入力される。同
期分離回路１０は、入力映像信号中の水平同期信
号を抽出し、該水平同期信号の後縁から一定期間
中、前記ゲートＧを開かせるゲート信号を出力
し、ゲートＧおよびストローブパルス発生器１１
に供給する。また、上記可変遅延線９は、後記ル
ープフイルタ１２の出力によつて遅延時間が制御
される。
である。すなわち、入力端子１から入力したアナ
ログ映像信号は、Ａ／Ｄ変換器２でデジタル変換
されて出力端子１３からPCM信号として出力さ
れる。Ａ／Ｄ変換回路２は、クロツク発生器７の
出力するサンプリングクロツクパルスによつて入
力アナログ信号をサンプリングする。クロツク発
生器７は副搬送波信号の４倍の周波数のサンプリ
ングクロツクパルスを発生するフエイズ・ロツ
ク・ループ（PLL）であり、その位相は可変遅
延線９の出力するカラーバースト信号にロツクさ
れる。可変遅延線９にはゲートＧを介して入力映
像信号中のカラーバースト部分が入力される。同
期分離回路１０は、入力映像信号中の水平同期信
号を抽出し、該水平同期信号の後縁から一定期間
中、前記ゲートＧを開かせるゲート信号を出力
し、ゲートＧおよびストローブパルス発生器１１
に供給する。また、上記可変遅延線９は、後記ル
ープフイルタ１２の出力によつて遅延時間が制御
される。
一方、Ａ／Ｄ変換器２の出力信号を、４段のシ
フトレジスタ３に入力させ、該シフトレジスタ３
の各段の出力は並列に平均化回路８に入力され
る。平均化回路８は、上記４入力を平均して出力
する。シフトレジスタ３の最終段出力は第１のレ
ジスタ４に供給され、平均化回路８の出力は第２
のレジスタ４′に入力させる。第１および第２の
レジスタ４，４′は、ストローブパルス発生器１
１の出力するストローブパルスによつてそれぞれ
入力信号をラツチする。ストローブパルス発生器
１１は、同期分離回路１０の出力する前記ゲート
信号およびクロツク発生器７の出力信号を入力し
て、水平周期ごとにバースト期間内に少なくとも
１個のストローブパルスを発生する。該ストロー
ブパルスの位相は、クロツク発生器７の位相で決
定される。
フトレジスタ３に入力させ、該シフトレジスタ３
の各段の出力は並列に平均化回路８に入力され
る。平均化回路８は、上記４入力を平均して出力
する。シフトレジスタ３の最終段出力は第１のレ
ジスタ４に供給され、平均化回路８の出力は第２
のレジスタ４′に入力させる。第１および第２の
レジスタ４，４′は、ストローブパルス発生器１
１の出力するストローブパルスによつてそれぞれ
入力信号をラツチする。ストローブパルス発生器
１１は、同期分離回路１０の出力する前記ゲート
信号およびクロツク発生器７の出力信号を入力し
て、水平周期ごとにバースト期間内に少なくとも
１個のストローブパルスを発生する。該ストロー
ブパルスの位相は、クロツク発生器７の位相で決
定される。
第１および第２のレジスタ４，４′の出力は、
それぞれＤ／Ａ変換器５，５′でアナログ信号に
変換され、Ｄ／Ａ変換器５，５′の出力は差動増
幅器６に入力させる。差動増幅器６の出力信号
は、ループフイルタ１２を通して前記可変遅延線
９に供給され、遅延時間の制御信号とされる。レ
ジスタ４，４′の出力をデジタル的に減算して該
減算値によつて可変遅延線９を制御するようにし
てもよい。前記ループフイルタ１２は、上述の位
相制御ループの時定数を制御している。
それぞれＤ／Ａ変換器５，５′でアナログ信号に
変換され、Ｄ／Ａ変換器５，５′の出力は差動増
幅器６に入力させる。差動増幅器６の出力信号
は、ループフイルタ１２を通して前記可変遅延線
９に供給され、遅延時間の制御信号とされる。レ
ジスタ４，４′の出力をデジタル的に減算して該
減算値によつて可変遅延線９を制御するようにし
てもよい。前記ループフイルタ１２は、上述の位
相制御ループの時定数を制御している。
次に、本実施例において、サンプル位相が制御
できる理由について説明する。先ず、クロツク発
生器７の出力するサンプリングクロツクパルス
は、バースト信号の４倍の周波数であるから、
Ａ／Ｄ変換器２は入力映像信号中のバースト信号
の一周期間に対して90位相差で４回のサンプリン
グを行なう。４回の連続サンプル値の平均は、サ
ブキヤリヤ成分が除去されていて、バースト信号
期間内においてはクロマ成分を除去したルミナン
ス信号、換言すればバースト信号のゼロクロスポ
イント、即ちペデスタルレベルである。このこと
は、サンプル位相の如何にかかわらない。従つて
平均化回路８の出力は、（バースト期間中は）い
つでもペデスタルレベルを示している。一方、バ
ースト期間中のシフトレジスタ３の各段には、バ
ースト信号の90ずつ位相のずれたサンプル値が格
納されていて、その最終段出力は４クロツクごと
に同一となるが、その大きさはサンプル位相によ
つて異なる。例えばNTSC方式においては、バー
スト信号の位相は、−（Ｂ−Ｙ）軸上にあるから、
この軸に正しく位相ロツクしたクロツク信号によ
つてサンプルされた場合（同期状態）には、Ａ／
Ｄ変換器２の出力は、第２図ａに示すように、２
サンプルごとにルミナンスレベルEYと等しくな
り（この場合はペデスタルレベルと等しい）、そ
の中間ではバースト信号の振幅値が加算又は減算
された値となる。しかし、クロツク発生器７の出
力するクロツク信号の位相が上記−（Ｂ−Ｙ）軸
にロツクされていない場合（非同期状態）は、同
図ｂに示すようにルミナンスレベルEYとは異な
つた値となる。そこで、今、１クロツクごとにシ
フトレジスタ３の最終段出力がE0、E1、…、E4、
…E8と変化する場合、例えばE0、E4…が平均化
回路８の出力値と等しくなるようにサンプル位相
を制御すれば、同図ｂに示すような非同期状態か
ら同図ａに示すような同期状態へ移行せしめるこ
とができる。従つて、水平周期ごとにバースト信
号期間内に少なくとも１回のストローブパルスを
クロツク発生器７の特定番目のクロツク（例えば
E4をサンプルしたクロツク）に同期して出力さ
せ、該ストローブパルスによつて、前記シフトレ
ジスタ３および平均化回路８の出力をそれぞれ第
１および第２のレジスタ４，４′にラツチさせて、
上記両レジスタの内容が等しくなるように可変遅
延線９を制御すればよい。本実施例では、Ｄ／Ａ
変換器５，５′、差動増幅器６によつて上記制御
がなされ、ループフイルタ１２によつて制御の時
定数が定まる。
できる理由について説明する。先ず、クロツク発
生器７の出力するサンプリングクロツクパルス
は、バースト信号の４倍の周波数であるから、
Ａ／Ｄ変換器２は入力映像信号中のバースト信号
の一周期間に対して90位相差で４回のサンプリン
グを行なう。４回の連続サンプル値の平均は、サ
ブキヤリヤ成分が除去されていて、バースト信号
期間内においてはクロマ成分を除去したルミナン
ス信号、換言すればバースト信号のゼロクロスポ
イント、即ちペデスタルレベルである。このこと
は、サンプル位相の如何にかかわらない。従つて
平均化回路８の出力は、（バースト期間中は）い
つでもペデスタルレベルを示している。一方、バ
ースト期間中のシフトレジスタ３の各段には、バ
ースト信号の90ずつ位相のずれたサンプル値が格
納されていて、その最終段出力は４クロツクごと
に同一となるが、その大きさはサンプル位相によ
つて異なる。例えばNTSC方式においては、バー
スト信号の位相は、−（Ｂ−Ｙ）軸上にあるから、
この軸に正しく位相ロツクしたクロツク信号によ
つてサンプルされた場合（同期状態）には、Ａ／
Ｄ変換器２の出力は、第２図ａに示すように、２
サンプルごとにルミナンスレベルEYと等しくな
り（この場合はペデスタルレベルと等しい）、そ
の中間ではバースト信号の振幅値が加算又は減算
された値となる。しかし、クロツク発生器７の出
力するクロツク信号の位相が上記−（Ｂ−Ｙ）軸
にロツクされていない場合（非同期状態）は、同
図ｂに示すようにルミナンスレベルEYとは異な
つた値となる。そこで、今、１クロツクごとにシ
フトレジスタ３の最終段出力がE0、E1、…、E4、
…E8と変化する場合、例えばE0、E4…が平均化
回路８の出力値と等しくなるようにサンプル位相
を制御すれば、同図ｂに示すような非同期状態か
ら同図ａに示すような同期状態へ移行せしめるこ
とができる。従つて、水平周期ごとにバースト信
号期間内に少なくとも１回のストローブパルスを
クロツク発生器７の特定番目のクロツク（例えば
E4をサンプルしたクロツク）に同期して出力さ
せ、該ストローブパルスによつて、前記シフトレ
ジスタ３および平均化回路８の出力をそれぞれ第
１および第２のレジスタ４，４′にラツチさせて、
上記両レジスタの内容が等しくなるように可変遅
延線９を制御すればよい。本実施例では、Ｄ／Ａ
変換器５，５′、差動増幅器６によつて上記制御
がなされ、ループフイルタ１２によつて制御の時
定数が定まる。
本実施例では、第１および第２のレジスタの内
容が等しくなるように自動制御するが、例えば差
動増幅器６の出力が一定値となるように制御する
ことも可能である。また、これらは、自動制御に
よらないで、差動増幅器６の出力をモニタするこ
とによつて、手動制御により可変遅延線９の遅延
時間を調整することもできる。この場合は、ルー
プフイルタ１２は必要でない。
容が等しくなるように自動制御するが、例えば差
動増幅器６の出力が一定値となるように制御する
ことも可能である。また、これらは、自動制御に
よらないで、差動増幅器６の出力をモニタするこ
とによつて、手動制御により可変遅延線９の遅延
時間を調整することもできる。この場合は、ルー
プフイルタ１２は必要でない。
以上のように、本発明においては、入力映像信
号を副搬送波の４倍の周波数のサンプリングクロ
ツクパルスによつてPCM化するシステムにおい
て、上記サンプリングクロツクパルスを発生する
クロツク発生器に入力させるバースト信号を可変
遅延線によつて遅延させるように構成し、かつ、
入力映像信号をデジタル化出力するＡ／Ｄ変換器
の出力を４段のシフトレジスタに入力させ、該シ
フトレジスタの最終段出力が、水平周期中のバー
スト期間に少くとも１回出力される特定のストロ
ーブパルスの出力時において、該シフトレジスタ
の各段出力の平均値と等しくなるか又は一定のレ
ベル差になるように前記可変遅延線の遅延時間を
制御するように構成したから、入力信号をサンプ
リングするサンプリングクロツクパルスの位相を
任意に調整することが可能となる効果がある。上
記調整は、映像信号の処理中においても容易に行
なうことが可能である。このことは、特に、
PCM手法によつて、入力NTSC信号をコンポー
ネント信号に分解するシステムにおいて有用であ
る。
号を副搬送波の４倍の周波数のサンプリングクロ
ツクパルスによつてPCM化するシステムにおい
て、上記サンプリングクロツクパルスを発生する
クロツク発生器に入力させるバースト信号を可変
遅延線によつて遅延させるように構成し、かつ、
入力映像信号をデジタル化出力するＡ／Ｄ変換器
の出力を４段のシフトレジスタに入力させ、該シ
フトレジスタの最終段出力が、水平周期中のバー
スト期間に少くとも１回出力される特定のストロ
ーブパルスの出力時において、該シフトレジスタ
の各段出力の平均値と等しくなるか又は一定のレ
ベル差になるように前記可変遅延線の遅延時間を
制御するように構成したから、入力信号をサンプ
リングするサンプリングクロツクパルスの位相を
任意に調整することが可能となる効果がある。上
記調整は、映像信号の処理中においても容易に行
なうことが可能である。このことは、特に、
PCM手法によつて、入力NTSC信号をコンポー
ネント信号に分解するシステムにおいて有用であ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図はバースト期間中におけるＡ／Ｄ変換器の
出力信号およびストローブパルスを示すタイムチ
ヤートであり同図ａは同期状態を示し同図ｂは非
同期状態を示し、同図ｃはストローブパルスを示
す。 図において、１……入力端子、２……アナロ
グ・デジタル変換器、３……シフトレジスタ、４
……第１のレジスタ、４′……第２のレジスタ、
５，５′……Ｄ／Ａ変換器、６……差動増幅器、
７……クロツク発生器、８……平均化回路、９…
…可変遅延線、１０……同期分離回路、１１……
ストローブパルス発生器、１２……ループフイル
タ、１３……出力端子。
第２図はバースト期間中におけるＡ／Ｄ変換器の
出力信号およびストローブパルスを示すタイムチ
ヤートであり同図ａは同期状態を示し同図ｂは非
同期状態を示し、同図ｃはストローブパルスを示
す。 図において、１……入力端子、２……アナロ
グ・デジタル変換器、３……シフトレジスタ、４
……第１のレジスタ、４′……第２のレジスタ、
５，５′……Ｄ／Ａ変換器、６……差動増幅器、
７……クロツク発生器、８……平均化回路、９…
…可変遅延線、１０……同期分離回路、１１……
ストローブパルス発生器、１２……ループフイル
タ、１３……出力端子。
Claims (1)
- １ 入力映像信号のカラーバースト信号を入力し
制御入力に応じて遅延出力する可変遅延線９と、
該可変遅延線の出力信号に同期してカラーバース
ト信号の周波数の４倍の周波数のサンプリングク
ロツクパルスを出力するクロツク発生器７と、該
クロツク発生器の出力するサンプリングクロツク
パルスによつて前記入力映像信号をサンプリング
してデジタル変換出力するアナログ・デジタル変
換器２と、該アナログ・デジタル変換器の出力信
号を格納しシフト動作する４段のシフトレジスタ
３と、該シフトレジスタの各段の出力を並列に入
力し平均値を出力する平均化回路８と、水平周期
ごとにバースト信号期間内に少なくとも１回前記
クロツク発生回路の出力に同期したストローブパ
ルスを発生するストローブパルス発生回路１１
と、前記シフトレジスタの最終段出力を上記スト
ローブパルスによつてラツチする第１のレジスタ
４および前記平均化回路の出力値を記憶する第２
のレジスタ４′と、前記第１および第２のレジス
タの出力の差分を出力する減算手段５，５′，６
とを備え、前記可変遅延線はその遅延時間を該減
算手段の出力信号に応じて制御する手段を含むこ
とを特徴とするサンプル位相調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143249A JPS5933989A (ja) | 1982-08-20 | 1982-08-20 | サンプル位相調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143249A JPS5933989A (ja) | 1982-08-20 | 1982-08-20 | サンプル位相調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933989A JPS5933989A (ja) | 1984-02-24 |
| JPH0157871B2 true JPH0157871B2 (ja) | 1989-12-07 |
Family
ID=15334350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143249A Granted JPS5933989A (ja) | 1982-08-20 | 1982-08-20 | サンプル位相調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933989A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571390A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Clock stabilizing circuit |
| JPS56117425A (en) * | 1980-02-21 | 1981-09-14 | Nec Corp | Analog-digital converting circuit |
-
1982
- 1982-08-20 JP JP57143249A patent/JPS5933989A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571390A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Clock stabilizing circuit |
| JPS56117425A (en) * | 1980-02-21 | 1981-09-14 | Nec Corp | Analog-digital converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5933989A (ja) | 1984-02-24 |
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