JPH06327022A - クロックパルス発生装置 - Google Patents
クロックパルス発生装置Info
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- JPH06327022A JPH06327022A JP11593393A JP11593393A JPH06327022A JP H06327022 A JPH06327022 A JP H06327022A JP 11593393 A JP11593393 A JP 11593393A JP 11593393 A JP11593393 A JP 11593393A JP H06327022 A JPH06327022 A JP H06327022A
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- color burst
- clock
- burst signal
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Abstract
(57)【要約】
【目的】 簡単なハードウェア構成で、位相変動のない
精密なクロックパルスを発生できる。 【構成】 テレビジョン信号のデジタル信号処理装置に
おけるクロックパルスを発生する装置において、入力テ
レビジョン映像信号中のカラーバースト信号或いは水平
同期信号を分離する手段１０１と、上記カラーバースト
信号或いは水平同期信号を基準信号として第１のクロッ
ク信号を発生する手段ＰＬＬ１と、上記カラーバースト
信号のサンプリングにより位相誤差を検出する手段１１
３と、上記検出位相誤差信号に対して、第１のクロック
信号毎に適宜係数を与えて補正することにより第２のカ
ラーバースト信号を発生する手段１１４と、上記発生し
た第２のカラーバースト信号をある特定の閾値で２値化
する手段１１５と、上記２値化した第２のカラーバース
ト信号を基準信号として第２のクロック信号を発生する
手段ＰＬＬ２とを有する。
精密なクロックパルスを発生できる。 【構成】 テレビジョン信号のデジタル信号処理装置に
おけるクロックパルスを発生する装置において、入力テ
レビジョン映像信号中のカラーバースト信号或いは水平
同期信号を分離する手段１０１と、上記カラーバースト
信号或いは水平同期信号を基準信号として第１のクロッ
ク信号を発生する手段ＰＬＬ１と、上記カラーバースト
信号のサンプリングにより位相誤差を検出する手段１１
３と、上記検出位相誤差信号に対して、第１のクロック
信号毎に適宜係数を与えて補正することにより第２のカ
ラーバースト信号を発生する手段１１４と、上記発生し
た第２のカラーバースト信号をある特定の閾値で２値化
する手段１１５と、上記２値化した第２のカラーバース
ト信号を基準信号として第２のクロック信号を発生する
手段ＰＬＬ２とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン信号のデ
ジタル信号処理装置におけるクロックパルス発生装置に
関するものである。
ジタル信号処理装置におけるクロックパルス発生装置に
関するものである。
【０００２】
【従来の技術】従来、テレビジョン信号のデジタル信号
処理装置におけるクロックパルス発生手段として、例え
ば図６に示すバーストロック方式と図７に示すラインロ
ック方式がある。
処理装置におけるクロックパルス発生手段として、例え
ば図６に示すバーストロック方式と図７に示すラインロ
ック方式がある。
【０００３】図６に示すバーストロック方式おいては、
入力テレビジョン映像信号中のカラーバースト信号をバ
ースト分離回路６０１にて分離後、このカラーバースト
信号をコンパレータ６０２において特定の閾値で２値化
する。２値化後の信号は次段のデジタル位相比較器６０
３に入力される。該デジタル位相比較器６０３は、ルー
プフィルタ６０４、電圧制御型発振器（ＶＣＯ）６０
５、分周回路６０６と共に位相ロックループ（ＰＬＬ）
を構成しており、この位相ロックループがカラーバース
ト信号に位相ロックしたクロック信号を発生する。
入力テレビジョン映像信号中のカラーバースト信号をバ
ースト分離回路６０１にて分離後、このカラーバースト
信号をコンパレータ６０２において特定の閾値で２値化
する。２値化後の信号は次段のデジタル位相比較器６０
３に入力される。該デジタル位相比較器６０３は、ルー
プフィルタ６０４、電圧制御型発振器（ＶＣＯ）６０
５、分周回路６０６と共に位相ロックループ（ＰＬＬ）
を構成しており、この位相ロックループがカラーバース
ト信号に位相ロックしたクロック信号を発生する。
【０００４】また、図７に示すラインロック方式におい
ては、入力テレビジョン映像信号中の水平同期信号を分
離回路７０１にて分離後、この水平同期信号をコンパレ
ータ７０２において特定の閾値で２値化する。２値化後
の水平同期信号は基準信号として次段のデジタル位相比
較器７０３に入力される。該デジタル位相比較器７０３
は、ループフィルタ７０４、電圧制御型発振器（ＶＣ
Ｏ）７０５、分周回路７０６と共に位相ロックループ
（ＰＬＬ）を構成しており、この位相ロックループが水
平同期信号に位相ロックしたクロック信号を発生する。
ては、入力テレビジョン映像信号中の水平同期信号を分
離回路７０１にて分離後、この水平同期信号をコンパレ
ータ７０２において特定の閾値で２値化する。２値化後
の水平同期信号は基準信号として次段のデジタル位相比
較器７０３に入力される。該デジタル位相比較器７０３
は、ループフィルタ７０４、電圧制御型発振器（ＶＣ
Ｏ）７０５、分周回路７０６と共に位相ロックループ
（ＰＬＬ）を構成しており、この位相ロックループが水
平同期信号に位相ロックしたクロック信号を発生する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デジタル位相比較器を用いた位相ロックループ（ＰＬ
Ｌ）回路では、カラーバースト信号或いは水平同期信号
を２値化する際に、電圧変動、ノイズ或るは回路系の非
線形歪み等により位相変動を発生したり、或いは位相比
較器の基準信号が電圧変動、ノイズ或いは回路系の非線
形歪み等の理由により位相変動成分を含むという問題点
がある。このため、上記基準信号をもとに発振するクロ
ック信号にジッタが発生するという問題点があった。
デジタル位相比較器を用いた位相ロックループ（ＰＬ
Ｌ）回路では、カラーバースト信号或いは水平同期信号
を２値化する際に、電圧変動、ノイズ或るは回路系の非
線形歪み等により位相変動を発生したり、或いは位相比
較器の基準信号が電圧変動、ノイズ或いは回路系の非線
形歪み等の理由により位相変動成分を含むという問題点
がある。このため、上記基準信号をもとに発振するクロ
ック信号にジッタが発生するという問題点があった。
【０００６】本発明は、前記従来の問題点を解消するべ
くなされたものであって、その目的は、簡単なハードウ
ェア構成で、位相変動のない精密なクロックパルスを発
生できるクロックパルス発生装置を提供することであ
る。
くなされたものであって、その目的は、簡単なハードウ
ェア構成で、位相変動のない精密なクロックパルスを発
生できるクロックパルス発生装置を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は前記目的を達成
するため次の構成を有する。すなわち本発明は、テレビ
ジョン信号のデジタル信号処理装置におけるクロックパ
ルスを発生する装置において、入力テレビジョン映像信
号中のカラーバースト信号或いは水平同期信号を分離す
る手段と、上記カラーバースト信号或いは水平同期信号
を基準信号として第１のクロック信号を発生する手段
と、上記カラーバースト信号のサンプリングにより位相
誤差を検出する手段と、上記検出位相誤差信号に対し
て、第１のクロック信号毎に適宜係数を与えて補正する
ことにより第２のカラーバースト信号を発生する手段
と、上記発生した第２のカラーバースト信号をある特定
の閾値で２値化する手段と、上記２値化した第２のカラ
ーバースト信号を基準信号として第２のクロック信号を
発生する手段と、を有することを特徴とするクロックパ
ルス発生装置である。
するため次の構成を有する。すなわち本発明は、テレビ
ジョン信号のデジタル信号処理装置におけるクロックパ
ルスを発生する装置において、入力テレビジョン映像信
号中のカラーバースト信号或いは水平同期信号を分離す
る手段と、上記カラーバースト信号或いは水平同期信号
を基準信号として第１のクロック信号を発生する手段
と、上記カラーバースト信号のサンプリングにより位相
誤差を検出する手段と、上記検出位相誤差信号に対し
て、第１のクロック信号毎に適宜係数を与えて補正する
ことにより第２のカラーバースト信号を発生する手段
と、上記発生した第２のカラーバースト信号をある特定
の閾値で２値化する手段と、上記２値化した第２のカラ
ーバースト信号を基準信号として第２のクロック信号を
発生する手段と、を有することを特徴とするクロックパ
ルス発生装置である。
【０００８】また本発明においては、第２のカラーバー
スト信号を２値化する手段として、カラーバースト信号
の平均値、或いは最大値及び最小値を基準に２値化する
手段を有することができる。また本発明においては、さ
らに第２のクロック信号でアナログ／デジタル或いはデ
ジタル／アナログ変換する手段を有することができる。
スト信号を２値化する手段として、カラーバースト信号
の平均値、或いは最大値及び最小値を基準に２値化する
手段を有することができる。また本発明においては、さ
らに第２のクロック信号でアナログ／デジタル或いはデ
ジタル／アナログ変換する手段を有することができる。
【０００９】
【作用】本発明によれば、第１の作用として、基準クロ
ック信号の位相に関して、数クロック並びにクロック周
期以下の時間軸誤差の補正が可能となる。また、第２の
作用として、第２のカラーバースト信号を２値化する手
段としてカラーバースト信号の平均値等を基準に２値化
しているため、ノイズに強い。また、第３の作用とし
て、位相補正精度に関しても、高いクロック周波数を使
用せず、またパルスディレイ等クロック遅延素子をデー
タセレクタに多数接続して適宜クロック信号の切り換え
を行う位相変調方式に比べ簡単なハードウェアで、精密
化が可能である。
ック信号の位相に関して、数クロック並びにクロック周
期以下の時間軸誤差の補正が可能となる。また、第２の
作用として、第２のカラーバースト信号を２値化する手
段としてカラーバースト信号の平均値等を基準に２値化
しているため、ノイズに強い。また、第３の作用とし
て、位相補正精度に関しても、高いクロック周波数を使
用せず、またパルスディレイ等クロック遅延素子をデー
タセレクタに多数接続して適宜クロック信号の切り換え
を行う位相変調方式に比べ簡単なハードウェアで、精密
化が可能である。
【００１０】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。本発明の第１の実施例に係るクロックパルス
発生装置を図１に示す。図１において、入力端子１００
に入来の映像信号は、第１のカラーバースト分離回路１
０１、同期分離回路１０２、及び、アナログ（Ａ）／デ
ジタル（Ｄ）変換器１０４の各回路部に入力される。
説明する。本発明の第１の実施例に係るクロックパルス
発生装置を図１に示す。図１において、入力端子１００
に入来の映像信号は、第１のカラーバースト分離回路１
０１、同期分離回路１０２、及び、アナログ（Ａ）／デ
ジタル（Ｄ）変換器１０４の各回路部に入力される。
【００１１】第１のカラーバースト分離回路１０１では
バーストフラグパルス発生器１０３から出力されるバー
ストゲート信号により、入力映像信号中のカラーバース
ト信号を分離する。分離されたカラーバースト信号はコ
ンパレータ１０５に入力される。該コンパレータ１０５
は上記カラーバースト信号を特定の閾値で２値化する。
上記２値化されたカラーバースト信号は、デジタル位相
比較器１０６、ループフィルタ１０７、電圧制御型発振
器（ＶＣＯ）１０８、分周回路１０９からなる第１の位
相ロックループ（ＰＬＬ１）に基準信号として入力され
る。上記第１の位相ロックループ（ＰＬＬ１）は入力基
準信号に基づき、例えば４ｆｓｃ（ｆｓｃは色副搬送波
の周波数）のクロック信号を発生する。発生されたクロ
ック信号は出力端子１１０から出力される。なお、以下
において、上記クロック信号をＷ−４ｆｓｃと称する。
また、上記クロック信号Ｗ−４ｆｓｃを分周回路１０９
で４分周した信号をＷ−ｆｓｃと称する。
バーストフラグパルス発生器１０３から出力されるバー
ストゲート信号により、入力映像信号中のカラーバース
ト信号を分離する。分離されたカラーバースト信号はコ
ンパレータ１０５に入力される。該コンパレータ１０５
は上記カラーバースト信号を特定の閾値で２値化する。
上記２値化されたカラーバースト信号は、デジタル位相
比較器１０６、ループフィルタ１０７、電圧制御型発振
器（ＶＣＯ）１０８、分周回路１０９からなる第１の位
相ロックループ（ＰＬＬ１）に基準信号として入力され
る。上記第１の位相ロックループ（ＰＬＬ１）は入力基
準信号に基づき、例えば４ｆｓｃ（ｆｓｃは色副搬送波
の周波数）のクロック信号を発生する。発生されたクロ
ック信号は出力端子１１０から出力される。なお、以下
において、上記クロック信号をＷ−４ｆｓｃと称する。
また、上記クロック信号Ｗ−４ｆｓｃを分周回路１０９
で４分周した信号をＷ−ｆｓｃと称する。
【００１２】なお、クロック信号を発生する回路とし
て、図１に示すような、バースト信号による位相ロック
ループ（ＰＬＬ）を構成することに限定されず、その
他、前記図７に示すような、水平同期信号を基準に位相
ロックループ（ＰＬＬ）を構成してもよい。
て、図１に示すような、バースト信号による位相ロック
ループ（ＰＬＬ）を構成することに限定されず、その
他、前記図７に示すような、水平同期信号を基準に位相
ロックループ（ＰＬＬ）を構成してもよい。
【００１３】上記Ａ／Ｄ変換器１０４は、先のクロック
信号Ｗ−４ｆｓｃで入力映像信号を標本化し、デジタル
映像信号に変換する。上記変換されたデジタル映像信号
は次段の第２のカラーバースト分離回路１１１に入力さ
れる。次段の第２のカラーバースト分離回路１１１は、
バーストフラグパルス発生器１０３から出力されるバー
ストゲート信号により、上記デジタル映像信号中のカラ
ーバースト信号を分離する。上記分離されたカラーバー
スト信号は次段の積分器１１２により中央部のみ積分さ
れる。上記積分器１１２は図２に示すように、加算器４
０１とＤフリップフロップ４０２〜４０５で構成され、
入力されたカラーバースト信号とクロック前のカラーバ
ースト信号を加算する巡回型フィルタになっている。
信号Ｗ−４ｆｓｃで入力映像信号を標本化し、デジタル
映像信号に変換する。上記変換されたデジタル映像信号
は次段の第２のカラーバースト分離回路１１１に入力さ
れる。次段の第２のカラーバースト分離回路１１１は、
バーストフラグパルス発生器１０３から出力されるバー
ストゲート信号により、上記デジタル映像信号中のカラ
ーバースト信号を分離する。上記分離されたカラーバー
スト信号は次段の積分器１１２により中央部のみ積分さ
れる。上記積分器１１２は図２に示すように、加算器４
０１とＤフリップフロップ４０２〜４０５で構成され、
入力されたカラーバースト信号とクロック前のカラーバ
ースト信号を加算する巡回型フィルタになっている。
【００１４】上記積分されたカラーバースト信号は次段
の位相誤差検出回路１１３に入力される。位相誤差検出
回路１１３では振幅Ａのカラーバースト信号の１サイク
ルを４点でサンプリングした場合、カラーバースト信号
と最初のサンプリング点との位相角θとすると、各サン
プリング点のレベルＥｓｃ1〜4は、 Ｅｓｃ1＝Ａｓｉｎθ Ｅｓｃ2＝Ａｓｉｎ（θ＋９０°）＝Ａｃｏｓθ Ｅｓｃ3＝Ａｓｉｎ（θ＋１８０°）＝−Ａｓｉｎθ Ｅｓｃ4＝Ａｓｉｎ（θ＋２７０°）＝−Ａｃｏｓθ となるため、図３に示すように、Ｄフリップフロップ５
０１〜５０４で前記カラーバースト信号を遅延後、加算
器５０５〜５０６においてＥｓｃ1−Ｅｓｃ3及びＥｓｃ
2−Ｅｓｃ4の演算を行い、ｓｉｎθ成分とｃｏｓθ成分
を検出する。
の位相誤差検出回路１１３に入力される。位相誤差検出
回路１１３では振幅Ａのカラーバースト信号の１サイク
ルを４点でサンプリングした場合、カラーバースト信号
と最初のサンプリング点との位相角θとすると、各サン
プリング点のレベルＥｓｃ1〜4は、 Ｅｓｃ1＝Ａｓｉｎθ Ｅｓｃ2＝Ａｓｉｎ（θ＋９０°）＝Ａｃｏｓθ Ｅｓｃ3＝Ａｓｉｎ（θ＋１８０°）＝−Ａｓｉｎθ Ｅｓｃ4＝Ａｓｉｎ（θ＋２７０°）＝−Ａｃｏｓθ となるため、図３に示すように、Ｄフリップフロップ５
０１〜５０４で前記カラーバースト信号を遅延後、加算
器５０５〜５０６においてＥｓｃ1−Ｅｓｃ3及びＥｓｃ
2−Ｅｓｃ4の演算を行い、ｓｉｎθ成分とｃｏｓθ成分
を検出する。
【００１５】次段の位相角検出回路５０７は、上記ｓｉ
ｎθとｃｏｓθの比 （ｔａｎθ＝ｓｉｎθ／ｃｏｓθ） を求め、位相角θ （＝ｔａｎ-1（ｓｉｎθ／ｃｏｓθ）） を検出する。検出された位相角θは位相誤差検出信号と
して次段のカラーバースト発生回路１１４に入力され
る。なお、上記位相検出回路５０７は、例えばｓｉｎθ
信号とｃｏｓθ信号を入力とし、予め位相角θ（＝ｔａ
ｎ-1（ｓｉｎθ／ｃｏｓθ））を演算して記憶されたＲ
ＯＭを用いて構成できる。
ｎθとｃｏｓθの比 （ｔａｎθ＝ｓｉｎθ／ｃｏｓθ） を求め、位相角θ （＝ｔａｎ-1（ｓｉｎθ／ｃｏｓθ）） を検出する。検出された位相角θは位相誤差検出信号と
して次段のカラーバースト発生回路１１４に入力され
る。なお、上記位相検出回路５０７は、例えばｓｉｎθ
信号とｃｏｓθ信号を入力とし、予め位相角θ（＝ｔａ
ｎ-1（ｓｉｎθ／ｃｏｓθ））を演算して記憶されたＲ
ＯＭを用いて構成できる。
【００１６】次いで、カラーバースト発生回路１１４で
は上記位相誤差検出信号θに基づき、前記カラーバース
ト分離回路１１１で分離されたカラーバースト信号を位
相補正した第２のカラーバースト信号を発生する。上記
カラーバースト信号発生回路１１４の構成を図４に示
す。
は上記位相誤差検出信号θに基づき、前記カラーバース
ト分離回路１１１で分離されたカラーバースト信号を位
相補正した第２のカラーバースト信号を発生する。上記
カラーバースト信号発生回路１１４の構成を図４に示
す。
【００１７】図４において、分周回路３０１にはクロッ
ク信号Ｗ-４ｆｓｃと２値化した色副搬送波Ｗ-ｆｓｃが
入力され、クロック信号Ｗ-４ｆｓｃにより色副搬送波
Ｗ-ｆｓｃを４相の切り換え信号に変換する。次いで、
ＲＯＭ３０２では上記４相の切り換え信号と上記位相誤
差検出信号θを入力とし、予め上記信号θに対応する係
数を記憶させておき、適宜係数を読み出すことにより第
２のカラーバースト信号を発生する。上記第２のカラー
バースト信号は２値化変換器１１５により、２値化され
る。
ク信号Ｗ-４ｆｓｃと２値化した色副搬送波Ｗ-ｆｓｃが
入力され、クロック信号Ｗ-４ｆｓｃにより色副搬送波
Ｗ-ｆｓｃを４相の切り換え信号に変換する。次いで、
ＲＯＭ３０２では上記４相の切り換え信号と上記位相誤
差検出信号θを入力とし、予め上記信号θに対応する係
数を記憶させておき、適宜係数を読み出すことにより第
２のカラーバースト信号を発生する。上記第２のカラー
バースト信号は２値化変換器１１５により、２値化され
る。
【００１８】上記２値化された第２のカラーバースト信
号は次段のデジタル位相比較器１１６、ループフィルタ
１１７、電圧制御型発振器（ＶＣＯ）１１８、分周回路
１１９からなる第２の位相ロックループ（ＰＬＬ２）に
基準信号として入力される。上記第２の位相ロックルー
プ（ＰＬＬ２）において電圧制御型発振器（ＶＣＯ）１
１８は上記基準信号に基づき、例えば４ｆｓｃ或いは８
ｆｓｃのクロック信号を発生する。発生されたクロック
信号はそれぞれ出力端子１１９或いは１２０から出力さ
れる。（上記クロック信号４ｆｓｃ或いは８ｆｓｃをＲ
-４ｆｓｃ並びにＲ-８ｆｓｃと称する。）
号は次段のデジタル位相比較器１１６、ループフィルタ
１１７、電圧制御型発振器（ＶＣＯ）１１８、分周回路
１１９からなる第２の位相ロックループ（ＰＬＬ２）に
基準信号として入力される。上記第２の位相ロックルー
プ（ＰＬＬ２）において電圧制御型発振器（ＶＣＯ）１
１８は上記基準信号に基づき、例えば４ｆｓｃ或いは８
ｆｓｃのクロック信号を発生する。発生されたクロック
信号はそれぞれ出力端子１１９或いは１２０から出力さ
れる。（上記クロック信号４ｆｓｃ或いは８ｆｓｃをＲ
-４ｆｓｃ並びにＲ-８ｆｓｃと称する。）
【００１９】最後に、Ａ／Ｄ変換器１２１では上記クロ
ック信号Ｒ-４ｆｓｃにより、上記位相誤差信号θ＝０
の点でサンプリングして、位相補正することが可能とな
る。なお、位相補正の手段として上記構成以外に、例え
ばＤ／Ａ変換器のクロック信号に上記クロック信号Ｒ-
４ｆｓｃを使用して回路の簡略化を図る構成も考えられ
る。
ック信号Ｒ-４ｆｓｃにより、上記位相誤差信号θ＝０
の点でサンプリングして、位相補正することが可能とな
る。なお、位相補正の手段として上記構成以外に、例え
ばＤ／Ａ変換器のクロック信号に上記クロック信号Ｒ-
４ｆｓｃを使用して回路の簡略化を図る構成も考えられ
る。
【００２０】次に、本発明の第２の実施例を説明する。
この第２の実施例においては、カラーバースト信号を２
値化する手段が、図５（ａ）に示すように、カラーバー
スト信号の平均値を閾値として２値化したり、或いは、
図５（ｂ）に示すよう、カラーバースト信号の最大値及
び最小値を閾値として２値化したりする構成とされてい
るものである。上記２値化手段は、前記第２のカラーバ
ースト信号を入力とし、予め該第２のカラーバースト信
号に対応するデータを記憶させたＲＯＭ等を用いて構成
できる。
この第２の実施例においては、カラーバースト信号を２
値化する手段が、図５（ａ）に示すように、カラーバー
スト信号の平均値を閾値として２値化したり、或いは、
図５（ｂ）に示すよう、カラーバースト信号の最大値及
び最小値を閾値として２値化したりする構成とされてい
るものである。上記２値化手段は、前記第２のカラーバ
ースト信号を入力とし、予め該第２のカラーバースト信
号に対応するデータを記憶させたＲＯＭ等を用いて構成
できる。
【００２１】
【発明の効果】以上説明した通り、本発明によれば、テ
レビジョン信号等のデジタル信号処理装置における基準
クロック信号の位相に関して、数クロック周期程度並び
にクロック周期以下の時間軸誤差の補正が可能となる。
また、補正すべき位相精度に関しても、従来のパルスデ
ィレイ等のクロック遅延素子をデータセレクタに多数接
続し、時間軸誤差検出信号に基づきクロック信号を選択
する構成に比べ、精密化が可能である。また、上記構成
に比べ、クロック位相の補正を簡単なハードウェアで実
現できる。
レビジョン信号等のデジタル信号処理装置における基準
クロック信号の位相に関して、数クロック周期程度並び
にクロック周期以下の時間軸誤差の補正が可能となる。
また、補正すべき位相精度に関しても、従来のパルスデ
ィレイ等のクロック遅延素子をデータセレクタに多数接
続し、時間軸誤差検出信号に基づきクロック信号を選択
する構成に比べ、精密化が可能である。また、上記構成
に比べ、クロック位相の補正を簡単なハードウェアで実
現できる。
【図１】本発明の第１実施例に係るクロックパルス発生
装置を示すブロック図である。
装置を示すブロック図である。
【図２】図１の積分回路の詳細ブロック図である。
【図３】図１の位相誤差検出回路の詳細ブロック図であ
る。
る。
【図４】図１のカラーバースト発生回路の詳細ブロック
図である。
図である。
【図５】本発明の第２の実施例に係るクロックパルス発
生装置の２値化手段の説明波形図である。
生装置の２値化手段の説明波形図である。
【図６】従来のバーストロック方式のクロックパルス発
生回路のブロック図である。
生回路のブロック図である。
【図７】従来のラインロック方式のクロックパルス発生
回路のブロック図である。
回路のブロック図である。
１０１ 第１のカラーバースト分離回路 １０２ 同期分離回路 １０３ バーストフラグパルス発生器 １０４ アナログ（Ａ）／デジタル（Ｄ）変換器 １０５ コンパレータ １０６、１１６ デジタル位相比較器 １０７、１１７ ロープフィルタ １０８、１１８ 電圧制御型発振器（ＶＣＯ） １０９、１１９ 分周回路 １１１ 第２のカラーバースト分離回路 １１２ 積分回路 １１３ 位相誤差検出回路 １１４ カラーバースト発生回路 １１５ ２値化変換器 ＰＬＬ１ 第１の位相ロックループ ＰＬＬ２ 第２の位相ロックループ
Claims (3)
- 【請求項１】 テレビジョン信号のデジタル信号処理装
置におけるクロックパルスを発生する装置において、 入力テレビジョン映像信号中のカラーバースト信号或い
は水平同期信号を分離する手段と、 上記カラーバースト信号或いは水平同期信号を基準信号
として第１のクロック信号を発生する手段と、 上記カラーバースト信号のサンプリングにより位相誤差
を検出する手段と、 上記検出位相誤差信号に対して、第１のクロック信号毎
に適宜係数を与えて補正することにより第２のカラーバ
ースト信号を発生する手段と、 上記発生した第２のカラーバースト信号をある特定の閾
値で２値化する手段と、 上記２値化した第２のカラーバースト信号を基準信号と
して第２のクロック信号を発生する手段と、 を有することを特徴とするクロックパルス発生装置。 - 【請求項２】 第２のカラーバースト信号を２値化する
手段として、カラーバースト信号の平均値、或いは最大
値及び最小値を基準に２値化する手段を有することを特
徴とする請求項１記載のクロックパルス発生装置。 - 【請求項３】 さらに第２のクロック信号でアナログ／
デジタル或いはデジタル／アナログ変換する手段を有す
ることを特徴とする請求項１または２記載のクロックパ
ルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115933A JP3026695B2 (ja) | 1993-05-18 | 1993-05-18 | クロックパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115933A JP3026695B2 (ja) | 1993-05-18 | 1993-05-18 | クロックパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06327022A true JPH06327022A (ja) | 1994-11-25 |
| JP3026695B2 JP3026695B2 (ja) | 2000-03-27 |
Family
ID=14674782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115933A Expired - Lifetime JP3026695B2 (ja) | 1993-05-18 | 1993-05-18 | クロックパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026695B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034609A1 (fr) * | 1997-12-26 | 1999-07-08 | Fujitsu General Limited | Circuit pll a deux boucles et circuit de demodulation de la chrominance utilisant ce dernier |
-
1993
- 1993-05-18 JP JP5115933A patent/JP3026695B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034609A1 (fr) * | 1997-12-26 | 1999-07-08 | Fujitsu General Limited | Circuit pll a deux boucles et circuit de demodulation de la chrominance utilisant ce dernier |
| AU745656B2 (en) * | 1997-12-26 | 2002-03-28 | Fujitsu General Limited | Dual-loop PLL circuit and chrominance demodulation circuit using the same |
| US6522366B1 (en) | 1997-12-26 | 2003-02-18 | Fujitsu General Limited | Dual-loop PLL circuit and chrominance demodulation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3026695B2 (ja) | 2000-03-27 |
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