JPH0693788B2 - ３値同期遅延検出回路 - Google Patents
３値同期遅延検出回路Info
- Publication number
- JPH0693788B2 JPH0693788B2 JP63293808A JP29380888A JPH0693788B2 JP H0693788 B2 JPH0693788 B2 JP H0693788B2 JP 63293808 A JP63293808 A JP 63293808A JP 29380888 A JP29380888 A JP 29380888A JP H0693788 B2 JPH0693788 B2 JP H0693788B2
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- JP
- Japan
- Prior art keywords
- signal
- sync
- average value
- ternary
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Television Systems (AREA)
- Color Television Systems (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、３値水平同期信号を有するテレビ信号、例え
ばハイビジョンコンポーネント信号のデジタル伝送によ
り生じるコンポーネント信号の遅延時間差を自動的に検
出する３値同期遅延検出回路に関するものである。
ばハイビジョンコンポーネント信号のデジタル伝送によ
り生じるコンポーネント信号の遅延時間差を自動的に検
出する３値同期遅延検出回路に関するものである。
従来の技術 ハイビジョンのコンポーネント信号を３本の伝送線で並
列伝送する場合、各信号間の遅延時間差の検知限は3.5n
secであると言われている。コンポーネント信号をアナ
ログ伝送する場合を考えると、伝送路に同軸ケーブルを
用い100m伝送すれば、ケーブルの波長短縮率偏差により
±15nsec程度の遅延時間差が生じる。従って従来はケー
ブル長を調製するか、アナログ信号のディレイラインを
挿入する等の対策が必要であった。また、コンポーネン
ト信号をデジタル化し伝送する場合には、同軸ケーブル
による遅延時間差に加えA/D,D/A変換の際に用いるロー
パスフィルターによる遅延時間差が生じ、これは同軸ケ
ーブルによる遅延時間差より大きい。つまり、通常A/D
変換器の直前には入力信号の帯域制限をするための前置
フィルターと、D/A変換器からの出力信号を平滑化する
ための平滑フィルターを用いる。ハイビジョンのスタジ
オ規格により、Ｙ信号のサンプリング周波数はPR,PB信
号のサンプリング周波数の倍である74.25MHzと規定され
ている。従ってPR,PB信号系統に用いるフィルターは、
Ｙ信号系統で用いるフィルターにくらべ狭帯域であるた
めＹ信号系統のフィルターによる遅延時間より大きくな
っている。本発明者の実測によれば約200nsecの遅延時
間差があった。
列伝送する場合、各信号間の遅延時間差の検知限は3.5n
secであると言われている。コンポーネント信号をアナ
ログ伝送する場合を考えると、伝送路に同軸ケーブルを
用い100m伝送すれば、ケーブルの波長短縮率偏差により
±15nsec程度の遅延時間差が生じる。従って従来はケー
ブル長を調製するか、アナログ信号のディレイラインを
挿入する等の対策が必要であった。また、コンポーネン
ト信号をデジタル化し伝送する場合には、同軸ケーブル
による遅延時間差に加えA/D,D/A変換の際に用いるロー
パスフィルターによる遅延時間差が生じ、これは同軸ケ
ーブルによる遅延時間差より大きい。つまり、通常A/D
変換器の直前には入力信号の帯域制限をするための前置
フィルターと、D/A変換器からの出力信号を平滑化する
ための平滑フィルターを用いる。ハイビジョンのスタジ
オ規格により、Ｙ信号のサンプリング周波数はPR,PB信
号のサンプリング周波数の倍である74.25MHzと規定され
ている。従ってPR,PB信号系統に用いるフィルターは、
Ｙ信号系統で用いるフィルターにくらべ狭帯域であるた
めＹ信号系統のフィルターによる遅延時間より大きくな
っている。本発明者の実測によれば約200nsecの遅延時
間差があった。
従って従来は伝送装置を設計する際、事前にフィルター
の遅延時間差を測定しておき、受信側において、Ｙ信号
をデジタル信号の段階で遅延させるためのシフトレジス
タを設けたり、アナログ信号に復調された段階でアナロ
グディレイライン等を予じめ設ける等の遅延対策を施こ
していた。
の遅延時間差を測定しておき、受信側において、Ｙ信号
をデジタル信号の段階で遅延させるためのシフトレジス
タを設けたり、アナログ信号に復調された段階でアナロ
グディレイライン等を予じめ設ける等の遅延対策を施こ
していた。
発明が解決しようとする課題 以上述べたような従来の技術では、装置に用いる同軸ケ
ーブルの長さが遅延の偏差等を設計段階において充分調
べておく必要があり、またデジタル信号の遅延を施す場
合でも論理素子の遅延マージンや、デジタル波形の劣化
によるタイミングの変化等により、検知限以下の遅延時
間差を事前に推定することは極めて困難な作業となり、
組み立て後の設計変更等によらざるを得ず、調整に時間
がかかるといった課題があった。
ーブルの長さが遅延の偏差等を設計段階において充分調
べておく必要があり、またデジタル信号の遅延を施す場
合でも論理素子の遅延マージンや、デジタル波形の劣化
によるタイミングの変化等により、検知限以下の遅延時
間差を事前に推定することは極めて困難な作業となり、
組み立て後の設計変更等によらざるを得ず、調整に時間
がかかるといった課題があった。
本発明は上記課題に対し、遅延時間差を検出し自動的に
調整することにより調整が不要な遅延調整回路を提供す
ることを目的としている。
調整することにより調整が不要な遅延調整回路を提供す
ることを目的としている。
課題を解決するための手段 本発明は上記課題を解決するために、D/A変換されたＹ
信号から３値同期信号を分離する第１の同期分離部と、
D/A変換されたPRまたはPB信号のいずれか一方から３値
同期信号を分離する第２の同期分離部と、これにより分
離された同期信号を差動増幅し、ステイスしたのちその
信号の平均値を検出する平均値検出部と、この検出値に
よりＹ信号のデジタル信号を遅延させる手段を設けてい
る。
信号から３値同期信号を分離する第１の同期分離部と、
D/A変換されたPRまたはPB信号のいずれか一方から３値
同期信号を分離する第２の同期分離部と、これにより分
離された同期信号を差動増幅し、ステイスしたのちその
信号の平均値を検出する平均値検出部と、この検出値に
よりＹ信号のデジタル信号を遅延させる手段を設けてい
る。
作用 上記構成により同期分離された二つの３値同期信号を差
動増幅しスライスした出力信号の平均値を検出すること
により遅延時間差を検出することができる。従ってこの
平均値出力の大きさに従ってD/A変換器に入力されるＹ
信号のデジタル信号の遅延時間を変えることにより、遅
延時間差を自動的に調整できる。
動増幅しスライスした出力信号の平均値を検出すること
により遅延時間差を検出することができる。従ってこの
平均値出力の大きさに従ってD/A変換器に入力されるＹ
信号のデジタル信号の遅延時間を変えることにより、遅
延時間差を自動的に調整できる。
実施例 第１図は本発明の１実施例を示すブロック図である。第
１図において、11はＹ信号をD/A変換するD/A変換器、12
はPR信号をD/A変換するD/A変換器、21および22は各々D/
A変換器21および22からの出力信号から３値の水平同期
信号部分を分離する同期分離部、３は分離された二つの
同期信号を差動増幅する差動アンプ、４は差動アンプ３
からの出力信号を設定されたレベルでスライスするスラ
イサ、５はスライサ４からの出力信号の平均値を検出す
る平均値検出部、６は平均値検出部からの出力信号によ
りＹ信号のデジタル信号を遅延させる遅延部である。
１図において、11はＹ信号をD/A変換するD/A変換器、12
はPR信号をD/A変換するD/A変換器、21および22は各々D/
A変換器21および22からの出力信号から３値の水平同期
信号部分を分離する同期分離部、３は分離された二つの
同期信号を差動増幅する差動アンプ、４は差動アンプ３
からの出力信号を設定されたレベルでスライスするスラ
イサ、５はスライサ４からの出力信号の平均値を検出す
る平均値検出部、６は平均値検出部からの出力信号によ
りＹ信号のデジタル信号を遅延させる遅延部である。
Ｙ信号のデジタルは、遅延部６を介してD/A変換器11に
入力され、アナログ信号に復調されローパスフィルター
（LPF）を経て出力される。復調されたＹ信号は分岐さ
れ第１の同期分離部21により同期信号期間が分離され
る。分離された同期信号は差動アンプ３の非反転入力端
子に加えられる。PR信号も同様にD/A変換器12により復
調されLPFを経て第２の同期分離部22により同期信号期
間が分離される。分離された同期信号は差動アンプ３反
転入力端子に加えられる。差動アンプ３は、２入力の差
動増幅を行ないスライサ４に出力する。スライサ４は、
差動アンプ３からの出力信号の振幅の上下を予じめ設定
したレベルでスライスし、平均値検出部５に出力する。
平均値検出部５はスライサ４からの出力信号から平均値
を検出し遅延部６に平均値に応じた大きさの電圧を出力
する。
入力され、アナログ信号に復調されローパスフィルター
（LPF）を経て出力される。復調されたＹ信号は分岐さ
れ第１の同期分離部21により同期信号期間が分離され
る。分離された同期信号は差動アンプ３の非反転入力端
子に加えられる。PR信号も同様にD/A変換器12により復
調されLPFを経て第２の同期分離部22により同期信号期
間が分離される。分離された同期信号は差動アンプ３反
転入力端子に加えられる。差動アンプ３は、２入力の差
動増幅を行ないスライサ４に出力する。スライサ４は、
差動アンプ３からの出力信号の振幅の上下を予じめ設定
したレベルでスライスし、平均値検出部５に出力する。
平均値検出部５はスライサ４からの出力信号から平均値
を検出し遅延部６に平均値に応じた大きさの電圧を出力
する。
第２図に本実施例における主要箇所の信号波形を示す。
同図中ａ〜ｃは、差動アンプ３に入力される二つの同期
信号の遅延関係と、そのときの差動アンプ３の出力波形
およびスライサ４の出力波形を示したものである。PR信
号がＹ信号より進んでいる場合、スライスされた信号は
正極性のパルスが負極性のパルスより多く現われる。逆
にPR信号がＹ信号に対し遅れている場合、スライスされ
た信号は負極性のパルスが多く現われることになる。
同図中ａ〜ｃは、差動アンプ３に入力される二つの同期
信号の遅延関係と、そのときの差動アンプ３の出力波形
およびスライサ４の出力波形を示したものである。PR信
号がＹ信号より進んでいる場合、スライスされた信号は
正極性のパルスが負極性のパルスより多く現われる。逆
にPR信号がＹ信号に対し遅れている場合、スライスされ
た信号は負極性のパルスが多く現われることになる。
第３図は、二つの同期信号の遅延関係と平均値検出部５
で検出された平均値出力電圧との関係を示したものであ
る。PR信号がＹ信号に対し進んでいけば平均値出力電圧
は上昇し、逆に遅れていけば低下する。このように差動
アンプ３の出力信号をスライスして平均値を検出するこ
とにより、３値同期信号の遅延時間差、つまりＹ信号と
PR信号の遅延時間差を検出出来ることになる。
で検出された平均値出力電圧との関係を示したものであ
る。PR信号がＹ信号に対し進んでいけば平均値出力電圧
は上昇し、逆に遅れていけば低下する。このように差動
アンプ３の出力信号をスライスして平均値を検出するこ
とにより、３値同期信号の遅延時間差、つまりＹ信号と
PR信号の遅延時間差を検出出来ることになる。
従って、第３図の特性を用い、平均値出力電圧がゼロと
なるように遅延部６でＹ信号の遅延時間を換えていけば
よい。
なるように遅延部６でＹ信号の遅延時間を換えていけば
よい。
遅延時間を変える為には、例えばシフトレジスタとラッ
チ回路を用いればよい。シフトレジスタにより１段シフ
トさせると１タイムスロット遅延させることが出来る。
サンプリング周波数を74.25MHzにすると１タイムスロッ
トは約13nsecとなり、13nsecスラップで遅延時間が可変
となる。しかし前述のように画質上での遅延時間差の検
出限は3.5nsecと言われているので、１タイムスロット
以下の調整が必要となる。これにはシフトされたのちの
デジタル信号をラッチしそのラッチ回路に加えるクロッ
クの位相を微小変化させればよい。これにはクロックの
伝送経路にバリキャップ等を用い、バリキャップに印加
する電圧を変化させることにより容易に実現できる。
チ回路を用いればよい。シフトレジスタにより１段シフ
トさせると１タイムスロット遅延させることが出来る。
サンプリング周波数を74.25MHzにすると１タイムスロッ
トは約13nsecとなり、13nsecスラップで遅延時間が可変
となる。しかし前述のように画質上での遅延時間差の検
出限は3.5nsecと言われているので、１タイムスロット
以下の調整が必要となる。これにはシフトされたのちの
デジタル信号をラッチしそのラッチ回路に加えるクロッ
クの位相を微小変化させればよい。これにはクロックの
伝送経路にバリキャップ等を用い、バリキャップに印加
する電圧を変化させることにより容易に実現できる。
これらの遅延時間の調整を平均値検出部５からの出力信
号により自動的に行なうには、Ｎ段のシフトレジスタと
Ｎ本の入力から１本を外部制御により選択するセレクタ
を設け、シフトレジスタの各段からの出力をセレクタに
結線しておき、平均値出力電圧に応じてそのうちの１本
を選択するようにしておけばよい。そしてそののちにバ
リキャップに印加する電圧が変わるようにしておけば遅
延時間は自動的に調整できる。
号により自動的に行なうには、Ｎ段のシフトレジスタと
Ｎ本の入力から１本を外部制御により選択するセレクタ
を設け、シフトレジスタの各段からの出力をセレクタに
結線しておき、平均値出力電圧に応じてそのうちの１本
を選択するようにしておけばよい。そしてそののちにバ
リキャップに印加する電圧が変わるようにしておけば遅
延時間は自動的に調整できる。
発明の効果 本発明によれば、３値同期信号を有する二つのテレビ信
号の遅延時間差を容易に検出することができ、またハイ
ビジョンのテレビ信号をコンポーネント信号形式でデジ
タル伝送するとき、フィルターにより大きな遅延時間差
が生じるがこの遅延時間差を自動的に調整できることが
可能となり、設計期間が大幅に短縮できるとともに、調
整は不要となる等実用上多大な効果がある。
号の遅延時間差を容易に検出することができ、またハイ
ビジョンのテレビ信号をコンポーネント信号形式でデジ
タル伝送するとき、フィルターにより大きな遅延時間差
が生じるがこの遅延時間差を自動的に調整できることが
可能となり、設計期間が大幅に短縮できるとともに、調
整は不要となる等実用上多大な効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
二図は同実施例における腰部波形図、第３図は遅延時間
差に対する平均値出力電圧特性図である。 11,12……D/A変換器、21,22……同期分離部、３……差
動アンプ、４……スライサ、５……平均値検出部、６…
…遅延部。
二図は同実施例における腰部波形図、第３図は遅延時間
差に対する平均値出力電圧特性図である。 11,12……D/A変換器、21,22……同期分離部、３……差
動アンプ、４……スライサ、５……平均値検出部、６…
…遅延部。
Claims (2)
- 【請求項１】正負両極性の３値同期信号をそれぞれ有す
る二つのテレビ信号のうち一方のテレビ信号から３値同
期信号を分離する第１の同期分離部と、他方のテレビ信
号から３値同期信号を分離する第２の同期分離部と、前
記第１の同期分離部および第２の同期分離部から出力さ
れる第１の３値同期信号および第２の３値同期信号を差
動増幅する差動アンプと、この差動アンプの出力信号を
スライスするスライサと、このスライサの出力信号の平
均値を検出する平均値検出部とからなる３値同期遅延検
出回路。 - 【請求項２】水平同期信号が正負両極性の３値同期信号
であり、かつ輝度信号（以下Ｙ信号という）と二つの色
差信号（以下PR,PB信号という）とから成るハイビジョ
ンコンポーネント信号がA/D変換され伝送されてきた信
号を受信する受信機において、D/A変換されたＹ信号か
ら３値同期信号を分離する第１の同期分離部と、D/A変
換されたPR信号またはPB信号のうちいずれか一方の信号
から３値同期信号を分離する第２の同期分離部と、前記
第１の同期分離部および前記第２の同期分離部から出力
される第１の３値同期信号および第２の３値同期信号を
差動増幅する差動アンプと、差動アンプの出力信号をス
ライスするスライサと、このスライサの出力信号の平均
値を検出する平均値検出部と、この平均値検出部からの
出力信号により前記D/A変換器に入力されるＹ信号を遅
延する手段とを備えたことを特徴とする３値同期遅延検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293808A JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293808A JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141086A JPH02141086A (ja) | 1990-05-30 |
| JPH0693788B2 true JPH0693788B2 (ja) | 1994-11-16 |
Family
ID=17799420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293808A Expired - Lifetime JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693788B2 (ja) |
-
1988
- 1988-11-21 JP JP63293808A patent/JPH0693788B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141086A (ja) | 1990-05-30 |
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