JPH0810941B2 - 映像信号の処理装置 - Google Patents
映像信号の処理装置Info
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- JPH0810941B2 JPH0810941B2 JP29951086A JP29951086A JPH0810941B2 JP H0810941 B2 JPH0810941 B2 JP H0810941B2 JP 29951086 A JP29951086 A JP 29951086A JP 29951086 A JP29951086 A JP 29951086A JP H0810941 B2 JPH0810941 B2 JP H0810941B2
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- circuit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号の輝度信号と２つの色信号をそれ
ぞれディジタル変換して信号処理する装置に関し、特に
輝度信号Ｙと２つの色信号C1,C2のそれぞれのサンプリ
ングタイミングや振幅を自動調整する装置に関するもの
である。
ぞれディジタル変換して信号処理する装置に関し、特に
輝度信号Ｙと２つの色信号C1,C2のそれぞれのサンプリ
ングタイミングや振幅を自動調整する装置に関するもの
である。
従来の技術 従来、映像信号の輝度信号Ｙと２つの色信号C1,C2を
それぞれ時間軸圧縮し時分割多重（TCI処理）して磁気
記録再生装置に記録するには以下のように行われてい
た。まず、前記映像信号から水平同期信号を分離しこの
水平同期信号からPLL（Phase Locked Loop）を用いて前
記映像信号に位相同期した所定周波数の２つのクロック
信号fr，fcを得る。前記Ｙ信号は第一のA/D変換器でク
ロック信号frによってディジタル変換され、前記C1信
号、C2信号はそれぞれ第二，及び第三のA/D変換器でク
ロック信号fcによってディジタル変換される。これらデ
ィジタル変換された前記映像信号はそれぞれメモリーな
どに書き込まれ、書き込みと読みだしのクロック周波数
を変えることにより時間軸圧縮され、映像信号の１水平
走査期間内に所定のタイミングで時分割多重されて記録
信号となる。
それぞれ時間軸圧縮し時分割多重（TCI処理）して磁気
記録再生装置に記録するには以下のように行われてい
た。まず、前記映像信号から水平同期信号を分離しこの
水平同期信号からPLL（Phase Locked Loop）を用いて前
記映像信号に位相同期した所定周波数の２つのクロック
信号fr，fcを得る。前記Ｙ信号は第一のA/D変換器でク
ロック信号frによってディジタル変換され、前記C1信
号、C2信号はそれぞれ第二，及び第三のA/D変換器でク
ロック信号fcによってディジタル変換される。これらデ
ィジタル変換された前記映像信号はそれぞれメモリーな
どに書き込まれ、書き込みと読みだしのクロック周波数
を変えることにより時間軸圧縮され、映像信号の１水平
走査期間内に所定のタイミングで時分割多重されて記録
信号となる。
発明が解決しようとする問題点 しかしながら上記信号処理においては、前記同期分離
して位相同期したクロック信号を得る信号処理系とA/D
変換する系とが異なるため、前記第一，第二，第三のA/
D変換器それぞれの前段に設けられる増幅器のゲインや
ローパスフィルターの群遅延特性のばらつきや温度特性
によって、実際に前記A/D変換器でディジタル変換され
る振幅やサンプリングタイミングがずれることがあると
いう問題があった。このため、映像信号をTCI信号に変
換し記録再生して元の時間軸の映像信号に戻した時に、
Ｙ−Ｃタイミングがずれたり輝度や色相、色飽和度が変
わるという大きな問題があった。
して位相同期したクロック信号を得る信号処理系とA/D
変換する系とが異なるため、前記第一，第二，第三のA/
D変換器それぞれの前段に設けられる増幅器のゲインや
ローパスフィルターの群遅延特性のばらつきや温度特性
によって、実際に前記A/D変換器でディジタル変換され
る振幅やサンプリングタイミングがずれることがあると
いう問題があった。このため、映像信号をTCI信号に変
換し記録再生して元の時間軸の映像信号に戻した時に、
Ｙ−Ｃタイミングがずれたり輝度や色相、色飽和度が変
わるという大きな問題があった。
本発明はかかる点に鑑み、増幅器やローパスフィルタ
ーなどのばらつきや調整誤差、温度特性による特性変動
があっても実際にA/D変換器でディジタル変換される映
像信号の振幅やサンプリングタイミングがずれない映像
信号の処理装置を提供することを目的とする。
ーなどのばらつきや調整誤差、温度特性による特性変動
があっても実際にA/D変換器でディジタル変換される映
像信号の振幅やサンプリングタイミングがずれない映像
信号の処理装置を提供することを目的とする。
問題点を解決するための手段 本発明は、映像信号の輝度信号と２つの色信号のそれ
ぞれに基準信号を挿入する手段と、これら３つの信号を
それぞれアナログ信号処理する手段と、これらアナログ
信号処理した信号をそれぞれA/D変換器でディジタル変
換する手段と、ディジタル変換された基準信号データと
前記挿入した基準信号との差を検出し誤差信号を得る手
段と、この誤差信号が零になるように制御する手段とを
少なくとも有することを特徴とする映像信号の処理装置
である。
ぞれに基準信号を挿入する手段と、これら３つの信号を
それぞれアナログ信号処理する手段と、これらアナログ
信号処理した信号をそれぞれA/D変換器でディジタル変
換する手段と、ディジタル変換された基準信号データと
前記挿入した基準信号との差を検出し誤差信号を得る手
段と、この誤差信号が零になるように制御する手段とを
少なくとも有することを特徴とする映像信号の処理装置
である。
作用 本発明は前記した構成により、基準信号を挿入してか
らディジタル変換されるまで３つのアナログ信号処理系
に回路素子のばらつきや温度による特性変動、調整誤差
等があってもそれらの誤差成分を自動的に補正してディ
ジタル変換することができるものである。
らディジタル変換されるまで３つのアナログ信号処理系
に回路素子のばらつきや温度による特性変動、調整誤差
等があってもそれらの誤差成分を自動的に補正してディ
ジタル変換することができるものである。
実施例 第１図は本発明の一実施例における映像信号の処理装
置のブロック図である。同図において、１は所定DCレベ
ルで輝度信号Ｙが入力する第一の入力端子、２は所定DC
レベルで色信号C1が入力する第二の入力端子、３は所定
DCレベルで色信号C2が入力する第三の入力端子、４は輝
度信号から水平同期信号を分離する同期分離回路、５は
前記同期分離回路４から分離された水平同期信号に位相
同期したクロック信号fy，fc、及び各水平走査期間の基
準位置を示すfHを発生させるクロック信号発生回路、６
はROM（リード・オンリー・メモリー）とD/A等で構成さ
れ、前記クロック信号fYと前記fHとから前記Y,C1,C2に
挿入する基準信号を発生させる基準信号発生回路、７は
前記輝度信号Ｙの水平ブランキング期間内の所定位置に
前記基準信号を挿入する第一のスイッチ回路、8,25,32
はそれぞれ前記Y,C1,C2を増幅する第一，第二，第三の
可変利得増幅回路、9,26,33はそれぞれ前記Y,C1,C2を帯
域制限する第一，第二，第三のローパスフィルター、1
0,27,34はそれぞれ前記Y,C1,C2を所定レベルにクランプ
する第一，第二，第三のクランプ回路、11,28,35はそれ
ぞれ前記Y,,C1,C2をディジタル変換する第一，第二，第
三のA/D変換器、12は前記クロック信号fYでディジタル
変換された基準信号の振幅を検出し、前記基準信号発生
回路６で発生した基準信号振幅との振幅誤差信号を出力
する振幅検出回路、13は前記振幅誤差信号をアナログ変
換する第一のD/A変換器、14は前記アナログ変換された
振幅誤差信号を増幅する増幅器、15はローパスフィルタ
ー、16は前記8,12,13,14,15からなる第一の振幅誤差制
御部、17は前記クロック信号fYでディジタル変換された
基準信号のサンプリング位相を検出し、前記基準信号発
生回路６で発生した基準信号の基準位相点とサンプリン
グ点との１クロック以内の位相誤差信号を出力しクロッ
ク単位の基準位置をTCI処理回路23に出力する位相検出
回路、18は前記位相誤差信号をアナログ変換する第二の
D/A変換器、19は前記アナログ変換された位相誤差信号
を増幅する増幅器、20はローパスフィルター、21はCMOS
ゲートで構成されており、前記位相誤差信号でその電源
電圧を制御して前記クロック信号発生回路５で発生する
クロック信号fYの遅延量を変化させる可変遅延回路、22
は前記17,18,19,20,21からなる第一の位相誤差制御部、
24は前記色信号C1の水平ブランキング期間内の所定位置
に前記基準信号を挿入する第二のスイッチ回路、29は前
記第一の振幅誤差制御部16と同じ構成の第二の振幅誤差
制御部、30は前記第一の位相誤差制御部22と同じ構成の
第二の位相誤差制御部、31は前記色信号C2の水平ブラン
キング期間内の所定位置に前記基準信号を挿入する第三
のスイッチ回路、36は前記第一の振幅誤差制御部16と同
じ構成の第三の振幅誤差制御部、37は前記第一の位相誤
差制御部22と同じ構成の第三の位相誤差制御部、23はRA
M（ランダム・アクセス・メモリー）とアドレスカウン
ターで構成されており、前記ディジタル変換されたＹと
C1,C2を前記位相制御部22,30,37で検出した基準位置を
それぞれの１水平走査の基準位置としてそれぞれ前記ク
ロック信号fYとfcでRAMに書き込み、クロック信号fTCI
で読みだして時間軸圧縮し一水平走査期間に時分割多重
するTCI処理回路、39はTCI信号の出力端子である。第２
図は本実施例の動作を説明する動作波形図である。同図
において40は入力輝度信号Y,41は基準信号Ａが水平ブラ
ンキング期間の白レベルから黒レベル間に挿入された輝
度信号波形、42は入力色信号C1,43は基準信号Ａが水平
ブランキング期間のC1P-P内に挿入された色信号C1波
形、44はTCI処理回路の出力端子に出力するTCI信号波形
である。同図においてＢ区間はC1信号、Ｃ区間はC2信
号、Ｄ区間はＹ信号であり、時間軸基準として水平同期
及びバースト信号が挿入されている。第３図は本実施例
で前記輝度信号41のＡ区間に挿入される立ち上がり部を
拡大した基準信号45の波形図である。同図において黒丸
は基準信号の基準位相点、白丸は前記クロック信号fYに
おける基準サンプリング点、ＥはfYの１周期期間、Ｆは
映像信号の最大振幅よりも小さい値に設定された基準振
幅である。第４図は前記第一のA/D変換器11でサンプリ
ングされた基準信号46の波形図である。同図において黒
丸は前記基準信号の基準位相点、白丸は実際にクロック
信号fYでサンプリングされたサンプリング点、Ｇはサン
プリング位相誤差である。第５図は前記第二のA/D変換
器28でサンプリングされた基準信号47の波形図である。
同図において黒丸は前記基準信号の基準位相点、白丸は
実際にクロック信号fCでサンプリングされたサンプリン
グ点、Ｈはサンプリング位相誤差である。本実施例では
fY＝３fCに設定されている。
置のブロック図である。同図において、１は所定DCレベ
ルで輝度信号Ｙが入力する第一の入力端子、２は所定DC
レベルで色信号C1が入力する第二の入力端子、３は所定
DCレベルで色信号C2が入力する第三の入力端子、４は輝
度信号から水平同期信号を分離する同期分離回路、５は
前記同期分離回路４から分離された水平同期信号に位相
同期したクロック信号fy，fc、及び各水平走査期間の基
準位置を示すfHを発生させるクロック信号発生回路、６
はROM（リード・オンリー・メモリー）とD/A等で構成さ
れ、前記クロック信号fYと前記fHとから前記Y,C1,C2に
挿入する基準信号を発生させる基準信号発生回路、７は
前記輝度信号Ｙの水平ブランキング期間内の所定位置に
前記基準信号を挿入する第一のスイッチ回路、8,25,32
はそれぞれ前記Y,C1,C2を増幅する第一，第二，第三の
可変利得増幅回路、9,26,33はそれぞれ前記Y,C1,C2を帯
域制限する第一，第二，第三のローパスフィルター、1
0,27,34はそれぞれ前記Y,C1,C2を所定レベルにクランプ
する第一，第二，第三のクランプ回路、11,28,35はそれ
ぞれ前記Y,,C1,C2をディジタル変換する第一，第二，第
三のA/D変換器、12は前記クロック信号fYでディジタル
変換された基準信号の振幅を検出し、前記基準信号発生
回路６で発生した基準信号振幅との振幅誤差信号を出力
する振幅検出回路、13は前記振幅誤差信号をアナログ変
換する第一のD/A変換器、14は前記アナログ変換された
振幅誤差信号を増幅する増幅器、15はローパスフィルタ
ー、16は前記8,12,13,14,15からなる第一の振幅誤差制
御部、17は前記クロック信号fYでディジタル変換された
基準信号のサンプリング位相を検出し、前記基準信号発
生回路６で発生した基準信号の基準位相点とサンプリン
グ点との１クロック以内の位相誤差信号を出力しクロッ
ク単位の基準位置をTCI処理回路23に出力する位相検出
回路、18は前記位相誤差信号をアナログ変換する第二の
D/A変換器、19は前記アナログ変換された位相誤差信号
を増幅する増幅器、20はローパスフィルター、21はCMOS
ゲートで構成されており、前記位相誤差信号でその電源
電圧を制御して前記クロック信号発生回路５で発生する
クロック信号fYの遅延量を変化させる可変遅延回路、22
は前記17,18,19,20,21からなる第一の位相誤差制御部、
24は前記色信号C1の水平ブランキング期間内の所定位置
に前記基準信号を挿入する第二のスイッチ回路、29は前
記第一の振幅誤差制御部16と同じ構成の第二の振幅誤差
制御部、30は前記第一の位相誤差制御部22と同じ構成の
第二の位相誤差制御部、31は前記色信号C2の水平ブラン
キング期間内の所定位置に前記基準信号を挿入する第三
のスイッチ回路、36は前記第一の振幅誤差制御部16と同
じ構成の第三の振幅誤差制御部、37は前記第一の位相誤
差制御部22と同じ構成の第三の位相誤差制御部、23はRA
M（ランダム・アクセス・メモリー）とアドレスカウン
ターで構成されており、前記ディジタル変換されたＹと
C1,C2を前記位相制御部22,30,37で検出した基準位置を
それぞれの１水平走査の基準位置としてそれぞれ前記ク
ロック信号fYとfcでRAMに書き込み、クロック信号fTCI
で読みだして時間軸圧縮し一水平走査期間に時分割多重
するTCI処理回路、39はTCI信号の出力端子である。第２
図は本実施例の動作を説明する動作波形図である。同図
において40は入力輝度信号Y,41は基準信号Ａが水平ブラ
ンキング期間の白レベルから黒レベル間に挿入された輝
度信号波形、42は入力色信号C1,43は基準信号Ａが水平
ブランキング期間のC1P-P内に挿入された色信号C1波
形、44はTCI処理回路の出力端子に出力するTCI信号波形
である。同図においてＢ区間はC1信号、Ｃ区間はC2信
号、Ｄ区間はＹ信号であり、時間軸基準として水平同期
及びバースト信号が挿入されている。第３図は本実施例
で前記輝度信号41のＡ区間に挿入される立ち上がり部を
拡大した基準信号45の波形図である。同図において黒丸
は基準信号の基準位相点、白丸は前記クロック信号fYに
おける基準サンプリング点、ＥはfYの１周期期間、Ｆは
映像信号の最大振幅よりも小さい値に設定された基準振
幅である。第４図は前記第一のA/D変換器11でサンプリ
ングされた基準信号46の波形図である。同図において黒
丸は前記基準信号の基準位相点、白丸は実際にクロック
信号fYでサンプリングされたサンプリング点、Ｇはサン
プリング位相誤差である。第５図は前記第二のA/D変換
器28でサンプリングされた基準信号47の波形図である。
同図において黒丸は前記基準信号の基準位相点、白丸は
実際にクロック信号fCでサンプリングされたサンプリン
グ点、Ｈはサンプリング位相誤差である。本実施例では
fY＝３fCに設定されている。
以上のように構成された第一の実施例についてその動
作を説明する。
作を説明する。
入力端子１から入力した輝度信号Ｙは同期分離回路
４、および第一のスイッチ回路７に入力する。前記同期
分離回路４は前記輝度信号から水平同期信号を分離す
る。クロック信号発生回路５はPLL構成になっており、
前記分離された水平同期信号に位相同期したクロック信
号fY，fC、及び各水平走査期間の基準位置を示すfHを発
生させる。基準信号発生回路６はアドレスカウンターを
前記fHに同期してリセットし前記クロック信号fYを計数
してあらかじめ前記基準信号を記憶したROMをアドレス
して所定期間にデータを発生させ、このデータをアナロ
グ変換し帯域制限した後に出力する。ここで用いるロー
パスフィルターは前記Y,C1,C2の帯域制限をする第一，
第二，及び第三のローパスフィルターのいずれよりもそ
の帯域が狭いか、又は等しいものである。第一のスイッ
チ回路７は前記輝度信号Ｙの水平ブランキング期間の所
定位置に前記基準信号を挿入する。この基準信号が挿入
された輝度信号は、第一の可変増幅回路８、第一のロー
パスフィルター９、第一のクランプ回路10それぞれで増
幅、帯域制限、クランプされ第一のA/D変換器11に入力
する。位相検出回路17は前記基準信号が挿入されたタイ
ミングでその動作を開始する。この位相検出回路では連
続する基準信号のサンプリング点からサンプリング値が
増加するポイント（例えば、第４図のｃ）を検出してサ
ンプリング点ob,c,d,e,fを決定し、TCI処理回路23にお
ける基準位置となる信号を出力するとともに、これらサ
ンプリング点c,d,eからｄ−（ｃ＋ｅ）/2を計算し実際
のサンプリング位相と前記基準信号45の基準位相点ａと
の位相誤差Ｇに比例した位相誤差信号を出力する。前記
位相誤差信号は第二のD/A変換器18でアナログ変換され
増幅器19、ローパスフィルター20で増幅、及び帯域制限
されて、可変遅延回路21に入力する。この可変遅延回路
21はCMOSゲートを縦続接続して構成されており、前記位
相誤差信号が零になるようにその電源電圧を変化させて
前記クロック信号発生回路５で発生するクロック信号fY
の遅延量を制御する。第一の振幅検出回路12はディジタ
ル変換された基準信号46のサンプル点ob,fから（ｆ−
ｂ）を計算して振幅を検出し、基準信号45の振幅Ｆとの
振幅誤差信号を出力する。この振幅誤差信号は第一のD/
A変換器12でアナログ変換され増幅器14、ローパスフィ
ルター15で増幅、及び帯域制限されて前記第一の可変増
幅回路８のゲインを制御する。一方、色信号C1,C2も輝
度信号Ｙと同様に処理される。
４、および第一のスイッチ回路７に入力する。前記同期
分離回路４は前記輝度信号から水平同期信号を分離す
る。クロック信号発生回路５はPLL構成になっており、
前記分離された水平同期信号に位相同期したクロック信
号fY，fC、及び各水平走査期間の基準位置を示すfHを発
生させる。基準信号発生回路６はアドレスカウンターを
前記fHに同期してリセットし前記クロック信号fYを計数
してあらかじめ前記基準信号を記憶したROMをアドレス
して所定期間にデータを発生させ、このデータをアナロ
グ変換し帯域制限した後に出力する。ここで用いるロー
パスフィルターは前記Y,C1,C2の帯域制限をする第一，
第二，及び第三のローパスフィルターのいずれよりもそ
の帯域が狭いか、又は等しいものである。第一のスイッ
チ回路７は前記輝度信号Ｙの水平ブランキング期間の所
定位置に前記基準信号を挿入する。この基準信号が挿入
された輝度信号は、第一の可変増幅回路８、第一のロー
パスフィルター９、第一のクランプ回路10それぞれで増
幅、帯域制限、クランプされ第一のA/D変換器11に入力
する。位相検出回路17は前記基準信号が挿入されたタイ
ミングでその動作を開始する。この位相検出回路では連
続する基準信号のサンプリング点からサンプリング値が
増加するポイント（例えば、第４図のｃ）を検出してサ
ンプリング点ob,c,d,e,fを決定し、TCI処理回路23にお
ける基準位置となる信号を出力するとともに、これらサ
ンプリング点c,d,eからｄ−（ｃ＋ｅ）/2を計算し実際
のサンプリング位相と前記基準信号45の基準位相点ａと
の位相誤差Ｇに比例した位相誤差信号を出力する。前記
位相誤差信号は第二のD/A変換器18でアナログ変換され
増幅器19、ローパスフィルター20で増幅、及び帯域制限
されて、可変遅延回路21に入力する。この可変遅延回路
21はCMOSゲートを縦続接続して構成されており、前記位
相誤差信号が零になるようにその電源電圧を変化させて
前記クロック信号発生回路５で発生するクロック信号fY
の遅延量を制御する。第一の振幅検出回路12はディジタ
ル変換された基準信号46のサンプル点ob,fから（ｆ−
ｂ）を計算して振幅を検出し、基準信号45の振幅Ｆとの
振幅誤差信号を出力する。この振幅誤差信号は第一のD/
A変換器12でアナログ変換され増幅器14、ローパスフィ
ルター15で増幅、及び帯域制限されて前記第一の可変増
幅回路８のゲインを制御する。一方、色信号C1,C2も輝
度信号Ｙと同様に処理される。
上記輝度信号の処理と異なるのは、振幅誤差、及び位
相誤差検出である。振幅検出は前記クロック信号fCによ
りディジタル変換された基準信号47のサンプル点g,kか
ら（ｋ−ｇ）を計算して振幅を検出して基準信号45の振
幅Ｆと比較する。位相検出はディジタル変換された基準
信号47のサンプリング点oh,i,jからｉ−（ｈ＋ｊ）/2を
計算し実際のサンプリング位相と前記基準信号45の基準
位相点ａとの位相誤差を検出する。
相誤差検出である。振幅検出は前記クロック信号fCによ
りディジタル変換された基準信号47のサンプル点g,kか
ら（ｋ−ｇ）を計算して振幅を検出して基準信号45の振
幅Ｆと比較する。位相検出はディジタル変換された基準
信号47のサンプリング点oh,i,jからｉ−（ｈ＋ｊ）/2を
計算し実際のサンプリング位相と前記基準信号45の基準
位相点ａとの位相誤差を検出する。
このようにサンプリングされた前記輝度信号Y,及び色
信号C1,C2はTCI処理回路38に入力し時間軸圧縮され時分
割多重される。このTCI処理回路38はアドレスカウンタ
ーで前記クロック信号fY、及びクロック信号fCをそれぞ
れ計数しアドレスを発生させRAMに前記Y,C1,C2をそれぞ
れ書き込み、前記クロック信号fTCIを計数してアドレス
を発生させ前記RAMから読みだして時間軸圧縮し一水平
走査期間に時分割多重して出力端子39に出力する。
信号C1,C2はTCI処理回路38に入力し時間軸圧縮され時分
割多重される。このTCI処理回路38はアドレスカウンタ
ーで前記クロック信号fY、及びクロック信号fCをそれぞ
れ計数しアドレスを発生させRAMに前記Y,C1,C2をそれぞ
れ書き込み、前記クロック信号fTCIを計数してアドレス
を発生させ前記RAMから読みだして時間軸圧縮し一水平
走査期間に時分割多重して出力端子39に出力する。
以上説明したように本実施例によれば映像信号の輝度
信号と２つの色信号との３つの信号をそれぞれディジタ
ル変換する際に、少なくとも増幅、及び帯域制限する前
に前記３つの信号の水平ブランキング期間内に同タイミ
ングで基準信号を挿入し、ディジタル変換したデータか
らそれぞれ振幅誤差とサンプリング位相誤差とを検出
し、この振幅誤差信号と位相誤差信号とをアナログ変換
して可変増幅器、及び可変遅延回路にフィードバックし
て誤差が零になるように制御することによって、３つの
信号をそれぞれ特性の異なる増幅器やフィルターなどで
処理しても基準信号を挿入した後からディジタル変換さ
れるまでの振幅変動、及び遅延時間の変動を自動的に補
正することができる。また、挿入する基準信号の信号帯
域はY,C1,C2のどの信号帯域よりも小さいため、帯域の
異なるY,C1,C2の帯域制限によって影響を受けない。
信号と２つの色信号との３つの信号をそれぞれディジタ
ル変換する際に、少なくとも増幅、及び帯域制限する前
に前記３つの信号の水平ブランキング期間内に同タイミ
ングで基準信号を挿入し、ディジタル変換したデータか
らそれぞれ振幅誤差とサンプリング位相誤差とを検出
し、この振幅誤差信号と位相誤差信号とをアナログ変換
して可変増幅器、及び可変遅延回路にフィードバックし
て誤差が零になるように制御することによって、３つの
信号をそれぞれ特性の異なる増幅器やフィルターなどで
処理しても基準信号を挿入した後からディジタル変換さ
れるまでの振幅変動、及び遅延時間の変動を自動的に補
正することができる。また、挿入する基準信号の信号帯
域はY,C1,C2のどの信号帯域よりも小さいため、帯域の
異なるY,C1,C2の帯域制限によって影響を受けない。
本実施例においては、検出した水平同期信号に位相同
期させてクロック信号を得ていたが、入力輝度信号41に
は示してないがバースト信号に位相同期させても良い。
また、位相誤差信号をアナログ変換して可変遅延回路に
フィードバックしたが、可変遅延回路に複数の遅延器を
用い位相誤差信号をROMを介して変換して遅延段数を変
える構成にしても良い。更に、基準信号を水平ブランキ
ング期間内に挿入したが、垂直ブランキング期間やその
他周期的に挿入しても良い。本実施例は、ＹとC1とC2と
をTCI処理する場合を例にとって説明したが、TCI処理に
限らずＹとC1とC2をそれぞれディジタル変換する場合に
適用できる。
期させてクロック信号を得ていたが、入力輝度信号41に
は示してないがバースト信号に位相同期させても良い。
また、位相誤差信号をアナログ変換して可変遅延回路に
フィードバックしたが、可変遅延回路に複数の遅延器を
用い位相誤差信号をROMを介して変換して遅延段数を変
える構成にしても良い。更に、基準信号を水平ブランキ
ング期間内に挿入したが、垂直ブランキング期間やその
他周期的に挿入しても良い。本実施例は、ＹとC1とC2と
をTCI処理する場合を例にとって説明したが、TCI処理に
限らずＹとC1とC2をそれぞれディジタル変換する場合に
適用できる。
発明の効果 以上説明したように本発明によれば映像信号の輝度信
号と２つの色信号との３つの信号をそれぞれディジタル
変換する際に、少なくとも増幅、及び帯域制限処理する
よりも前に前記３つの信号の所定の期間に基準信号を挿
入してディジタル変換し、基準信号のサンプリングデー
タから振幅誤差とサンプリング位相誤差を検出し、この
振幅誤差信号と位相誤差信号とを可変利得増幅回路、及
び可変遅延回路にフィードバックして制御することによ
って、基準信号を挿入した後からディジタル変換するま
での振幅変動、及び遅延時間の変動的に補正することが
できる。このため、部品のばらつきや温度特性、調整誤
差等があってもディジタルデータそのものの振幅やサン
プリング位相の誤差をなくすことができ、３つの映像信
号（Y,C1,C2）をディジタル信号処理する際その実用的
効果は非常に大きい。
号と２つの色信号との３つの信号をそれぞれディジタル
変換する際に、少なくとも増幅、及び帯域制限処理する
よりも前に前記３つの信号の所定の期間に基準信号を挿
入してディジタル変換し、基準信号のサンプリングデー
タから振幅誤差とサンプリング位相誤差を検出し、この
振幅誤差信号と位相誤差信号とを可変利得増幅回路、及
び可変遅延回路にフィードバックして制御することによ
って、基準信号を挿入した後からディジタル変換するま
での振幅変動、及び遅延時間の変動的に補正することが
できる。このため、部品のばらつきや温度特性、調整誤
差等があってもディジタルデータそのものの振幅やサン
プリング位相の誤差をなくすことができ、３つの映像信
号（Y,C1,C2）をディジタル信号処理する際その実用的
効果は非常に大きい。
第１図は本発明の一実施例における映像信号の処理装置
のブロック図、第２図は同実施例における動作波形図、
第３図は同実施例における基準信号の波形図、第４図は
同実施例においてサンプリングされた輝度信号に挿入さ
れた基準信号の波形図、第５図は同実施例においてサン
プリングされた色信号に挿入された基準信号の波形図で
ある。 ６……基準信号発生回路、７……第一のスイッチ回路、
８……可変利得増幅回路、12……振幅検出回路、17……
位相検出回路、21……可変遅延回路、24……第二のスイ
ッチ回路、31……第三のスイッチ回路。
のブロック図、第２図は同実施例における動作波形図、
第３図は同実施例における基準信号の波形図、第４図は
同実施例においてサンプリングされた輝度信号に挿入さ
れた基準信号の波形図、第５図は同実施例においてサン
プリングされた色信号に挿入された基準信号の波形図で
ある。 ６……基準信号発生回路、７……第一のスイッチ回路、
８……可変利得増幅回路、12……振幅検出回路、17……
位相検出回路、21……可変遅延回路、24……第二のスイ
ッチ回路、31……第三のスイッチ回路。
Claims (6)
- 【請求項１】映像信号の輝度信号と２つの色信号のそれ
ぞれに基準信号を挿入する手段と、これら３つの信号を
それぞれアナログ信号処理する手段と、アナログ信号処
理した信号をそれぞれA/D変換器を用いてディジタル変
換する手段と、ディジタル変換された基準信号データと
前記挿入した基準信号との差を検出し誤差信号を得る手
段と、この誤差信号が零になるように制御する手段とを
少なくとも有することを特徴とする映像信号の処理装
置。 - 【請求項２】アナログ信号処理する手段が少なくとも帯
域制限回路を含み、誤差信号を得る手段がA/D変換器で
ディジタル変換された基準信号データからそのサンプリ
ング位相を検出してサンプリング位相誤差信号を発生さ
せるサンプリング位相誤差検出回路であって、制御する
手段がA/Dクロック信号を前記サンプリング位相誤差信
号で制御して遅延させる可変遅延回路であることを特徴
とする特許請求の範囲第１項記載の映像信号の処理装
置。 - 【請求項３】アナログ信号処理する手段が少なくとも増
幅回路を含み、誤差信号を得る手段がディジタル変換さ
れた基準信号データからその振幅を検出して振幅誤差信
号を発生させる振幅誤差検出回路であって、制御する手
段が前記振幅誤差信号で制御される可変利得増幅回路で
あることを特徴とする特許請求の範囲第１項記載の映像
信号の処理装置。 - 【請求項４】基準信号は所定の期間内で少なくとも２つ
の一定レベル区間とそのレベル間を立ち上がる、又は立
ち下がる区間とからなる信号であり、その信号帯域は映
像信号の輝度信号と２つの色信号のいずれの信号帯域よ
りも小さいか、または等しいことを特徴とする特許請求
の範囲第１項記載の映像信号の処理装置。 - 【請求項５】可変遅延回路はCMOSゲートで構成され、サ
ンプリング位相誤差信号でその電源電圧を制御して遅延
量を変化させることを特徴とする特許請求の範囲第２項
記載の映像信号の処理装置。 - 【請求項６】可変遅延回路は複数の遅延素子で構成さ
れ、サンプリング位相誤差信号でその遅延段数を変える
ことを特徴とする特許請求の範囲第２項記載の映像信号
の処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29951086A JPH0810941B2 (ja) | 1986-12-16 | 1986-12-16 | 映像信号の処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29951086A JPH0810941B2 (ja) | 1986-12-16 | 1986-12-16 | 映像信号の処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63151287A JPS63151287A (ja) | 1988-06-23 |
| JPH0810941B2 true JPH0810941B2 (ja) | 1996-01-31 |
Family
ID=17873517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29951086A Expired - Lifetime JPH0810941B2 (ja) | 1986-12-16 | 1986-12-16 | 映像信号の処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810941B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7773158B2 (en) | 2005-10-12 | 2010-08-10 | Panasonic Corporation | Visual processing device, display device, and integrated circuit |
-
1986
- 1986-12-16 JP JP29951086A patent/JPH0810941B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63151287A (ja) | 1988-06-23 |
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