JPH01500636A

JPH01500636A - ディジタル復調装置

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Publication number: JPH01500636A
Application number: JP63502583A
Authority: JP
Inventors: 青野　芳民; 隆則岩松; 守彦箕輪; 竹中　貞夫; 喜正大洞; 中邨　浩; 信次藤野
Original assignee: 富士通株式会社
Priority date: 1987-03-20
Filing date: 1988-03-17
Publication date: 1989-03-01
Anticipated expiration: 2012-01-22
Also published as: DE3881793T2; EP0305546A1; EP0305546B1; CA1329829C; JP2574441B2; US5005186A; KR910009674B1; WO1988007302A1; KR890700982A; DE3881793D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ディジタル復調装置技術分野本発明はディジタル復調装置、特にハニカム構造の信号点配置を有する多値直交振幅変調方式により変調された送信信号を受信して原符号データを再生するためのディジタル復調装置に関する。

無線方式における基本命題である周波数利用効率の向上を図るためには変調方式の多値化が有効である。このため比較的多値化が容易なＱＡＭ　（直交振幅変調）方式が採用され、その変調レベルは４値から１６値へ、１６値から６４値さらには２５６値へと多値化される傾向にある。

しかしながら、多値化に伴い所要の受信レベルを確保するために著しい送信電力の増大を強いられる。またこのような送信電力の増大は、他回線との干渉や局舎の電力確保の面で新たな問題を生じさせている。

第１図は一般的なＱＡＭ方式の信号点配置を示す図であり、横軸はＩ　（Ｉｎ− ｐｈａｓｅ）チャネル、縦軸はＱ　（Ｑｕａｄｒａｔｕｒｅ　ｐｈａｓｅ）チャネルである。なお、本図では６４値のＱ　Ａ　Ｍ　（ＱｕａｄｒａｔｕｒｅＡｍｐｌｉｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ）を例示している。各信号点はＩチャネル３ビット（２’　＝８レベル）、Ｑチャネル３ピント（２３＝８レベル）で総計６４　（＝８ｘ８）値となる。本図に示すとおり、一般のＱＡＭ方式はいわば直角格子構造をなす。

このような直角格子構造の信号点配置を有する変調方式のもとて送信電力の低減を図るには、■信号点間隔に対する平均電力（６４値がランダムに同一確率で発生した場合の所要電力）の比を小さくすること、■平均電力とピークパワー（四角形の信号点配置の４つの角部で発生）の比を小さくすることの２条件が少なくとも必要である。このような考察のもとに提案されたのがハニカム構造である。

第２図はハニカム構造を有する変調方式における信号点配置を示す図である。横軸、縦軸の意味は第１図と同じであり、また信号点も６４値である。このようなハニカム構造のもとでは隣り合う各信号点間距離が全て等しくなり、上記■の条件が満たされる。またハニカム構造の外周が円に近くなる（図では六角形）ことから上記■の条件が満たされる。かくのごとく、ハニカム構造は、多値化に伴う送信電力の増大を抑える有効な手段となる。

第３図は本発明に係るディジタル復調装置の基本構成を示す図であり、このディジタル復調装置１０は、ハニカム構造の信号点配置を有する多値直交振幅変調方式により変調された送信信号Ｓ　ｉ　ａを受信して直交検波を行う検波器１１と、その出力に対して波形整形を加えるフィルタ１２と、その出力をＡ／Ｄ変換することによりディジタル復調信号を生成する識別器１３とを備え、さらにハニカム構造の変調信号を復号再生するために符号判定器１４が設けられ、これより原符号データＤ□　、ＤＱを再生する。

既述のＱＡＭ方式のもとでは、復調側において、アナログ／ディジタル（Ａ／Ｄ）コンバータからなる識別器より出力されるディジタル復調信号は、そのまま直角格子構造の信号点配置と合致するので符号データを再生するためのハードウェアすなわち符号判定器（第３図の１４）は極めて単純である。

ところがハニカム構造の信号点配置を有する変調方式のもとでは上記Ａ／Ｄコンバータからのディジタル復調信号に対し特別の符号判定器を通さなければ原符号データを再生できない。しかし、現時点においてはこれを簡単且つ安価に実現する適当な手段が提案されておらず、ハニカム方式のデータ送受信システムを容易に実用化できないという問題がある。

発明の開示本発明は、上述した特別の符号判定器を簡単且つ安価に実現した実用的なディジタル復調装置を提案することを目的とするものである。

上記目的を達成するために本発明は、符号判定器をメモリ、好ましくはリードオンリーメモリ　（ＲＯＭ）から構成し、該メモリは前記ハニカム構造の信号点配置と同様に予めマツピングされた符号データを格納すると共に、さらに、該メモリは各該符号データの極性ビットおよび誤差ビットをも格納するものである。

図面の簡単な説明以下、添付図面を参照しながら、実施例を通して本発明を説明する。

第１図は一般的なＱＡＭ方式の信号点配置を示す図、第２図はハニカム構造を有する変調方式における信号点配置を示す図、第３図は本発明に係るディジタル復調装置の基本構成を示す図、第４図は本発明に係るディジタル復調装置の原理構成を示すブロック図、第５図はリードオンリーメモリ内のマツピングを１つの信号点について示す図、第６図は本発明に係るディジタル復調装置を具体的に示す図、第７図は自動利得制御手段を備えたディジタル復調装置のブロック図、第８図は自動利得制御が必要な理由を説明するための回、第９図は本発明に基づ（レベル検出の方法を説明するためのレベルダイヤグラム、第１０図は自動利得制御手段を備えたディジタル復調装置の具体例を示す回路図、第１１図は第１０図のディジタル復調装置の一変形例を示す回路図、第１２図はハニカム形の信号点配置におけるＱチャネルのゲイン制御について示す図、第１３図はハニカム形の信号点配置における！チャネルのゲイン制御について示す図、第１４図は等化器を含むディジタル復調装置の第１例を示す図、第１５図は等化器を含むディジタル復調装置の第２例を示す図、第１６図は等化器の一般的な構成例を示す図、第１７図は周知の等化回路の一例を示す図、第１８図は周知のタップ係数発生回路の一例を示す図、第１９図は自動ＤＣオフセット制御器を備えたディジタル復調装置のブロック図、第２０図はＤＣオフセット制御が必要な理由を説明するための図、第２１図は自動ＤＣオフセット制御器を備えたディジタル復調装置の具体例を示す回路図、第２２図は第２１図のディジタル復調装置の一変形例を示す回路図、第２３図はキャリヤ再生制御手段を備えたディジタル復調装置を示す回路図、第２４図は信号点の位相ずれを説明するための信号点配置図、第２５図は第２４図（直角格子形）のハツチング領域に対応する、ハニカム形変調のもとてのＩチャネルについての領域を、ハンチングにて示す図、第２６図は第２４図（直角格子形）のハツチング領域に対応する、ハニカム変調のもとてのＱチャネルについての領域をハツチングにて示す図、第２７図はリードオンリーメモリ２１の第１の具体例を示す回路ブロック図、第２８図は第２７図の回路の動作説明に用いるタイミングチャート、第２９図はリードオンリーメモリ２１の第２の具体例を示す回路図、第３０図は第２９図の回路の動作を示すタイミングチャート、第３１図はＲＯＭ　２１の他の構成例を説明するための原理図、第３２図は第３１図のＲＯＭ　２１の具体例を含むディジタル復調装置１００を示すブロック図、第３３図はハニカム形信号点配置となる６４値直交振幅変調方式による信号点判定境界説明図、第３４図は各信号点の識別領域の区分の仕方を説明するた゛　めの図、第３５Ａおよび３５Ｂ図は行番号および列番号の生成の仕方を説明するための図、第３６図は信号空間の一例とサブアドレスの説明図、第３７Ａおよび３７Ｂ図はサブ信号判定メモリにおける第１の判定モードおよび第２の判定モードをそれぞれ説明するための図、第３８図は信号判定メモ１月３６での最終判断の仕方を一例をもって示す説明図、第３９図は第３２図のＲＯｆｌ　２１の第１の変形例を示す図、第４０図は第３２図のＲＯＭ　２１の第２の変形例を示す図であ溌」お１実１０１１第４図は本発明に係るディジタル復調装置の原理構成を示すブロック図であり、本発明のディジタル復調装置２０は、第３図の符号判定器１４を具体的かつ実用的に実現しており、図示するごとくメモリ（ＲＯＭ又はＲＡＭ）２１．好ましくはＲＯＭで構成する。

第５図はリードオンリーメモリ内のマツピングを１つの信号点について示す図である。この信号点は中央の小さい丸（■）で示され、図中の細かいハンチングを付した六角形Ｈの内側領域に入り込んだディジタル復調信号は全て信号点の（符号データ■）が割り当てられる。ハニカム構造では、信号点■は隣り合ういずれの信号点（図中、最も外側の六角形の各頂点に付した小さい丸）に対しても等距離にあり、かつ信号点■の識別スレッショルド（六角形Ｈ）はその各距離の１／２となり最大の識別マージンが得られ、エラーレートは小となる。しかし、■軸、Ｑ軸に対し斜めの識別スレッショルドが含まれることから、符号判定が困難になる。この困難を解消するため、本発明に基づきＲＯＭ　２１が導入される。またＲＯＭ　２１のビット数を増やし、通常の擬慎誤り検出に不可欠な誤差とット ε１　、ε。をもこのＲＯＭ　２１から容易に取り出す。

第５図ではこの誤差ビットの取り出しのために、六角形Ｈ内をさらに小分割（小さい四角の群で示す）している、この分器１３（第４図）の■チャネル出力のビット数、ｎ２は識別器１３のＱチャネル出力のビット数、Ｌ＋はＩ軸上で見た信号点レベル数、ＬｏはＱ軸上で見た信号点レベル数である。

ＲＯＭ　２１はまたデータの判定に不可欠な極性ビットＰ＋、Ｐ。

をも出力する。一般的なＱＡＭ方式であれば、後述する第９図において、信号点がレベルＳ、より上側か下側かに応じて単純にその極性ビットが定まる。ところがハニカム構造の信号点配置によると、例えば後述する第１３図で明らかなように、単純には極性ビットが定まらない。すなわち、■チャネルとＱチャネルのそれぞれについて信号点の座標が定まってからでないと、極性ビットが得られない。

そこで、極性ビットＰ＋、ＰａもＲＯＭ　２１から読み出すことにする。

第６図は本発明に係るディジタル復調装置を具体的に示す図である。アナログ／ディジタル（Ａ／Ｄ）コンバータ１９１および１９Ｑからの各ｎｌおよびｎ２ビツト出力は第５図において説明したとおりであり、また誤差ピントの取得のために、さらに多ビット（ｍｌ、ｍ２）出力としてＲＯＭ　２１より読み出される。

なお、Ｐ＋　、εＩ＋ＰＱ＋ε。の出力ポートの位置が第４図の場合と異なっているが、単にビット数表示に都合がよいように書き換えただけである。

ハニカム形変調の送信信号Ｓ　ｉａは、検波器１１内の発振器１５、π／２ハイブリッド１６およびミキサ１７１．１７Ｑにより、従来どおり直交検波され、■ チャネルおよびＱチャネルのアナログ復調信号となったのち、ローパスフィルタ１８Ｉ。

１８Ｑで波形整形され、Ａ／Ｄコンバータ１９１，１９Ｑでディジタル復調信号となる。このディジタル復調信号はハニカム形変調をベースにしているから、ＲＯＭ　２１を介して原符号データＩ）＋、Ｄｏを、Ｐ＋　、ε１およびＰａ、ε 。とともに再生する。

第７図は自動利得制御手段を備えたディジタル復調装置のブロック図である。この自動利得制御手段は、ハニカム構造の信号点配置を有するアナログ復調信号に対して有効な自動利得制御（ＡＧＣ）を行う。

本図において、ディジタル復調装置３０は、ハニカム構造の信号点配置を有する多値直交振幅変調方式により変調された送信信号Ｓ　ｉｎを受信して直交検波を行う検波器１１と、その出力に対して波形整形を加えたアナログ復調信号Ｓ１を送出するフィルタ１２と、その出力をＡ／Ｄ変換することによりディジタル復調信号Ｓ４を生成する識別器１３とを備え、さらにハニカム構造の変調信号を復号再生するためのＲＯＭ　２１が設けられ、これより原符号データＤ、、Ｄ、を再生するとともに、この再生符号データＤＩ、ＤＱにデータエラーが含まれることを抑制するための自動利得制御器（ＡＧＣ）３１を識別器１３０入力側に設ける。ＡＧＣ３１の制御入力はレベル検出器３２より与えられ、レベル検出器３２はＲＯＭ　２１からのＰおよびεビットを入力としてレベル検出する。

第８図は自動利得制御が必要な理由を説明するための図であり、例えばある信号点のアナログ復調信号Ｓ、のダイナミックレンジは予め定められた一定のレンジＲ０でなければ識別器１３は正常な識別動作を行えずデータエラーを生ずる。

すなわち識別器１３はＡ／Ｄコンバータからなり、これが正常に動作するダイナミックレンジは規格により一定値に定められている。したがって、アナログ復調信号Ｓａのレベルが図中のＲ３のように小さくなっても、逆にＲ２のように大きくなっても、正常な識別は行えない。そこで次のようにレベル検出し、信号Ｓ、にＡＧＣをかける。

第９図は本発明に基づくレベル検出の方法を説明するためのレベルダイヤグラムである。ただし、本図のレベルダイヤグラムは、直角格子構造の信号点配置によって変調された一般のＱＡＭ方弐方式−スにして描かれたものであり、ハニカム構造の信号点配置を有する変調方式のもとでは、このような単純な階層構造のレベルダイヤグラムとして表すことは困難である。したがって第９図はＡ（、Ｃを説明するだけのために用いられたものである。なお、本発明に係るハニカム構造の変調方式のもとでは、第９図に対応する、必要なデータはＲＯＭ　２１から得られる。また本ダイヤグラムは符号データＤ＋について示すが、符号データＤ０についても全く同様に適用される。また２５６値の信号点を有する例を示す。すなわち、■チャネルが４ビットＩ、〜１．（１６値）、Ｑチャネルが４ビットＱ、〜Ｑ、（１６値）の計２５６（＝１６Ｘ１６）値である。これら信号点はＤｌに関し図中の信号点■のいずれかのレベルに落ち込む、どのレベルに落ち込むかを示すしきい値は図中のＳ、〜Ｓ、（“１”側、“０”側は相互に対称）で示される。

これらのレベルはデータＤ１の各ビット■１〜■４のビット値（“１”、“０” ）を決定する。ここに１１は極性ビット（本発明のＰ＋に相当）で、■、〜■４が本来のデータの内容そのものを表す。■４より１ビツト下位の■、はいわゆる誤差ビット（本発明のε１に相当）であり、第４ビツトＩ４が“ｌ”側または“ ０”側のいずれに片寄っているかを示す。

通常、この■、は擬似誤り率の検出に利用される。−例を示すと、信号点■′は（１１００）なる符号を表す。

ところで、アナログ復調信号Ｓ１のレベルが、極性”１”（１１＝“１”）側において大になったとすると、各信号点は一様に矢印ｐｌ側にシフトし、■５は“ １”を示す、Ｓ。

のレベルが、極性“０”　（■１＝“Ｏ”）側において大になったとすると、各信号点は一様に矢印ＰＯ側にシフトし、■。

は“０”を示す。逆にアナログ復調信号Ｓ、のレベルが、極性″１”　（■１＝ “１”）側において小になったとすると、各信号点は一様に矢印ｑｌ側にシフトし、■、は“Ｏ″を示すｓｓｍのレベルが、極性“０”　（Ｉ、＝“０”）側において小になったとすると、各信号点は一様に矢印ｑＯ側にシフトし、！、は“ °１”を示す。このような規則性に着目すると、ＲＯ？’ｌ　２１からのデータＤ１の極性ビット１．（ＰＩ）と誤差ビットＩｓ（εＩ）とをとり出して、Ｉ＋ｅＩｓ（ｅは排他的論理和）を演算すれば、レベルの大小が分かる。すなわちレベル大のときは、１ｅｌ＝Ｏ（１）または０００＝Ｏ（２）が成立し、演算結果が“０”ならばレベル大を示すので、利得を下げなければならない。レベル小のときは、１ｅＯ＝１　（３）Ｏｅｌ＝１　（４）が成立し、演算結果が“１”ならばレベル小を示すので、利得を上げればならない。

上記の１１とＩ、の排他的論理和は、全信号点について行えば良いが、エラーレートが悪化してきたときは、いわゆるアイパターンがつぶれて（るので信号点そのものの信転性が低下する。このような信韻性のないデータを用いて上記の排なる。このようなエラーレートの悪化時には、第９図のハツチングを付した部分Ｂ、Ｂ’　（信号レベル最大のとき）またはダブルハンチングの部分Ｃ，Ｃ’　（信号レベル最小のとき）のみを選択して誤差ビットとする０回線状況がいかに悪化してもＢ、Ｂ’より外側には信号点が存在し得す、またｃ、ｃ’より内側には信号点が存在し得ないことに着目したものである。

第１０図は自動利得制御手段を備えたディジタル復調装置の具体例を示す回路図である０本図のディジタル復調装置３０において、識別器１３は既述のＡ／ＤコンバータよりなリＩＬＩおよび１９Ｑで示される。これらの出力、すなわちディジタル復調信号Ｓａ　は、リードオンリーメモリ　（ＲＯＭ）からなる符号判別器に入力され、符号データＤ＋、Ｄｏを得る。

既述のとおりハニカム形変調の送信信号Ｓ　ｉｎは、検波器１１内の発振器（Ｏ５Ｃ）１５　、π／２ハイブリッド１６およびミキサ１７１．１７Ｑにより、従来どおり直交検波され、■チャネルおよびＱチャネルのアナログ復調信号Ｓｓどなったのち、ローパスフィルタ１８１．１８Ｑで波形整形され、前述のＡ／Ｄコンバータ１９１，１９Ｑでディジタル復調信号Ｓ４となる。

アナログ復調信号Ｓ１に自動利得制御を加えるのが自動利得制御器３１でありＡＧＣアンプ２１１および２１Ｑからなる。

これらの利得制御をするのがレベル検出器３２であり、ＥＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）ゲート２２１．２２Ｑと積分器２３１．２３Ｑとからなる。ＥＯＲゲー）２２１．２２Ｑは前述した排他的論理和演算を行うものであり、ＲＯＭ　２１からの極性ビットＰ＋、Ｐｏと誤差ビットε１　、ε。を入力とする。これらの論理演算は■チャネルとＱチャネルで並行して行う。積分器２３１．２３Ｑは各信号点ごとの゛レベル変化を平滑化してＡＧＣアンプ２１１゜２１Ｑに与える。レベル大になるとＥＯＲゲー）２２１　（２２Ｑ）の出力はほぼ“０″連続となり、これを積分器２３１　（２３Ｑ）で平滑してＡＧＣアンプ２１１　（２１Ｑ）に与え、その利得を下げる。逆にレベル小になるとＥＯＲゲート２２１　（２２Ｑ）の出力はほぼ１”連続となり、これを積分器２３Ｉ　（２３Ｑ）で平滑してＡＧＣアンプ２１１　（２１Ｑ）に与え、その利得を上げる。

第１１図は第１０図のディジタル復調装置の一変形例を示す回路図であり、このディジタル復調装置４０は、回線状況に応じた選択制御を行うものである。選択制御とは、既述のとおり、エラーレートが良好なときは、例えば一般の直角格子形変調のもとで、第９図の信号点■の全点を対象としてＡＧＣを行い、エラーレートが悪化したときは第９図の領域Ｂ、Ｂ’およびｃ、ｃ’に落ち込む信号点のみを対象としてＡＣ，Ｃを行うことを意味する。ハニカム形変調の場合、上記の領域Ｂ、Ｂ’およびｃ、ｃ’に相当する領域は即座には判別できない。このために、特定信号点ＲＯＭ　４５１およびＲＯＭ　４５Ｑが新設され、これらはそれぞれ図示する符号データＤ、、Ｄ、および誤差ビットε０．ε。を入力とする。

なお、ＲＯＭ　４５１　、４５ＱはＲＯＭ　２１内に合体されてもよい。

一方、４１は、第１０図のレベル検出器３２に、選択保持手段４２１．４３１．４４Ｉおよび４２Ｑ　、　４３Ｑ　、　４４Ｑを新たに加えたものである。■チャネル側もＱチャネル側も同様であるので、！チャネル側についてのみ説明する。セレクタ４３Ｉは通常はクロックＣＬＫをそのまま通過させるが、エラーレートの悪化を示すエラー信号ＥＲ，が出力されると、Ａ　Ｎ　Ｄゲート４２Ｉを経由したクロックＣＬＫを通過させる。エラー信号ＥＲＩは、一般的な擬似誤り率検出器からの出力としてもよいし、あるいは送信側より送信された予め定めた特定パターンを受信側でそのまま正しく受信できたか否かによって検出するようにしてもよい。

セレクタ４３１からのクロックＣＬＫによってフリップフロップ４４Ｉが駆動され、そのこ出力が前述の積分器２３Ｉで平滑化される。

既述のとおり、ＲＯＭ４５１は信号点検出器として動作し、例えば一般の直角格子形変調のもとて第９図のＢ、Ｂ’またはｃ、ｃ’に相当する領域に落ち込む特定の信号点の到来の有無を検出する。エラー信号Ｅ　Ｒｒ有りで、かつ、特定の信号点の到来有りを示す信号点検出器（ＲＯＭ）４５１の出力が発生すると、セレクタ４３１からのクロックＣＬＫは、そのＢ、Ｂ’またはｃ、ｃ’相当のときのみフリップフロップ４４１を駆動し、Ｂ、Ｂ’またはｃ、ｃ’相当以外のときは、直前の状態を保持したままとする。このためにフリップフロップ４４１が設けられる。

ところで、第１１図の信号点検出器４５Ｉ　（４５Ｑも同じ）にはさらに考慮すべき事項がある。これは、ハニカム形変調のもとでは信号点Ｂ、Ｂ’またはｃ、ｃ’に落ち込む可能性のある信号点数にアンバランスがあることであり、ハニカム形の変復調方式に固有の問題である。

第１２図はハニカム形の信号点配置におけるＱチャネルのゲイン制御について示す図であり、本図によって、上記の信号点数のアンバランスの意味が明白となる。なお、上述の説明は２５６値の場合Ｎ＋〜１．）を例にとったが、図が複雑になるので本図は６４値の場合を示す０図において、ハツチングの領域Ｂ、Ｂ’が第９図（直角格子形）のＢ、Ｂ’に対応し、ダブルハンチングの領域ｃ、ｃ’が第９図（直角格子形）のｃ　、　ｃ’に対応する。さらに信号点の数を数えてみると、Ｂ、Ｂ’に落ち込むのは１０個、ｃ、ｃ’に落ち込むのは１６個で約２倍のアンバランスがある。したがってこのまま放置すれば、ｃ、ｃ’に信号点が落ち込む場合の制御が過多となり、長期に亘ってみると正しいＡＧＣがかけられない。

このようなアンバランスを解消するには、ＲＯＭからなる信号点検出器４５Ｉ内に適当な間引きデータを施し、第１２図中のｃ、ｃ’におけるいくつかの信号点は無視するようにすればよい０例えば信号点Ｒ，Ｓ、ＴおよびＵなどは制御の対象から外す。

逆に第１１図において、Ｂ、Ｂ’側の信号点数を増やすようにしてもよい、この場合、Ｂ、Ｂ’に最も近い信号点ＶおよびＷを制御の対象に加える。このためには、ＲＯＭ　４５　Ｉ内に、■、Ｗに対応するデータを書き込む、かくして、Ｂ、Ｂ’およびｃ、ｃ’間のアンバランスの問題は解消される。

第１３図はハニカム形の信号点配置におけるＩチャネルのゲイン制御について示す図であり、上記の信号点数のアンバランスの問題は同様に生じ、Ｂ、Ｂ’側の信号点数は、Ｃ２Ｃ′側のそれとアンバランスがある。この場合には、例えば、Ｂ、Ｂ’側の信号点としてＵ、Ｖ、ＷおよびＸなどを加えるとよい。

ところで既述の第５図の説明の中で、ハニカム構造の信号点配置によると、第１３図で明らかなように単純には極性ビットが定まらない旨を述べた。この第１３図を見ると、極性ビットの“０”、“１”を定めるに当り、図示の如くその境界はジグザグになり、単純には切り分けができないことを示している。

第１４図は等他界を含むディジタル復調装置の第１例を示すズである。本図は、ＲＯＭ　２１からの極性ビットＰ、、Ｐ、および誤差ビットε、、ε。が、等他界の等化制御パラメータとして用いられることを示す。図面の都合により、Ｐ＋　、６重の出力とＰｏ　、ε。の出力が、前出の図に示したのに対し別のところに配置されている。

−ｉに等他界（ＥＱＬ）は、フェージング等の影響を受け易い回線には不可欠であり、ディジタル復調信号の極性ビットＰ、、Ｐ、と誤差ビットε１　、ε。とを等化制御パラメータとして適応的にトランスバーサルフィルタのタップ係数を変化させ、正常な波形を再生する。

第１５図は等他界を含むディジタル復調装置の第２例を示す図である。第１４図がアナログの等他界５１であるのに対し、第１５図ではディジタル等化器６１である。この場合、アナログ／ディジタル（Ａ／Ｄ）コンバータ１９Ｉ、１９Ｑは第１５図と反対側に置かれる。一般にディジタル等化器６１はアナログ等他界５１に比して劣化量が少ない。

第１６図は等他界の一般的な構成例を示す図であり、４種の等化回路（Ｐｌ　、 εＩ；ＰＱ＋εｌ＋Ｐｒ＋ε。；およびＰＱ　、ε。）を示している。自己チャネル内の符号量干渉に対しては、回路ＰＩ　、Ｃ１およびＰＱ＋ε。がイ肋き、チャネル相互間の符号量干渉に対しては回路Ｐ＋　、ε。およびＰ　１１＋ε１が働く。

第１７図は周知の等化回路の一例を示す図であり、“Ｔ”は遅延器、“×”は掛算器、“Ｃ−ｚ、ｃ−ｒ・・・Ｃ２”はタップ係数、′＋”は加算器を示し、これらはアナログ形式でもディジタル形式でもよく、いずれも広く利用されている。

第１８図は周知のタップ係数発生回路の一例を示す図であり、ＥＯＲはイクスクルーシブＯＲゲート、ＦＦはフリップフロップ、ＩＮＴは積分器である。なお入力Ｐおよびεは、第１６図の等化回路７１〜７４のそれぞれに応じてＰ＋またはＰ。

およびε、またはε。を選定する。

第１９図は自動ＤＣオフセット制御器を備えたディジタル復調装置のブロック図である。本図において、ディジタル復調装置７０は、既述したようにハニカム構造の信号点配置を有する多値直交振幅変調方式により変調された送信信号Ｓ　ｉａを受信して直交検波を行う検波器１１と、その出力に対して波形整形を加えたアナログ復調信号Ｓ、を送出するフィルタ１２と、その出力をＡ／Ｄ変換することによりディジタル復調信号Ｓ４を生成する識別器１３とを備え、さらにハニカム構造の変調信号を復号再生するためのＲＯＭ　２１が設けられ、これより原符号データＤＩ、ＤＱを再生するとともに、この再生符号データＤ、、Ｄ、にデータエラーが含まれることを抑制するための、自動のＤＣオフセット制御器（ＡＯＣ：ＡｕｔｏｍａｔｉｃＯｆｆｓｅｔ　Ｃｏｎｔｒｏｌｌｅｒ）　７１を識別器１３の入力側に設ける。

ＡＯＣ７１の制御入力はオフセット検出器７２より与えられ、オフセット検出器７２はＲＯＭ　２１からのεビットを入力としてオフセット検出する。

第２０図はＤＣオフセット制御が必要な理由を説明するための図であり、例えばある信号点のアナログ復調信号Ｓａのダイナミックレンジは予め定められた一定のレンジＲ３でなければ識別器１３は正常な識別動作を行えずデータエラーを生ずる。すなわち識別器１３はＡ／Ｄコンバータからなり、これが正常に動作するダイナミックレンジは規格により一定値に定められている。したがって、ＤＣオフセットによりアナログ復調信号Ｓｓのレベルが図中のＲ１のように負側にシフトしても、逆にＲ４のように正側にシフトしても、正常な識別は行えない、そこで次のようにオフセットを検出し、信号Ｓ１に対しオフセット制御を行う。

第１９図のＡＯＣ７１の動作は、前出の第９図のレベルダイヤグラムを利用して次のように説明される。

アナログ復調信号ＳつのＤＣレベルが、極性“１”　（ＩＩ＝“１”）側において正側にシフトしたとすると、各信号点は一様に矢印Ｐｌ側にシフトし、■、は ′１″を示すｅｓａのＤＣレベルが、極性“０″　（■１＝″０”）側において正側にシフトしたときも、各信号点は一様に矢印（ｐＯ）側にシフトし、■、はやはり１”を示す、逆にアナログ復調信号Ｓ、のＤＣレベルが、極性“１”　（ ■、＝“１″）側において負側にシフトしたとすると、各信号点は一様に矢印９１側にシフトし、■、は“０″を示す。Ｓ、のＤＣレベルが極性“０”　（ｌ、＝“０″）側において負側にシフトしたときも、各信号点は一様に矢印（ｑＯ）側にシフトし、■５は“０”を示す。このような規則性に着目すると、ＲＯＭ　２１からのデータＤ、の誤差ビットＩｓ（Ｃ１）のみをとり出せば、オフセットが正側か負側かが分かる。

上記Ｉｓ（Ｃ１）の監視は全信号点について行えば良いが、エラーレートが悪化してきたときは、いわゆるアイパターンがつぶれてくるので信号点そのものの信転性が低下する。このような信顛性のないデータを用いて上記のＩｓ（εＩ）を監視しても意味がなく、ＤＣオフセット制御は不正確なものとなる。このようなエラーレートの悪化時には、第９図のハンチングを付した部分Ｂ、Ｂ’　（信号レベル最大のとき）またはダブルハツチングの部分Ｃ，Ｃ’　（信号レベル最小のとき）のみを選択してその部分での誤差ビットのみの監視をする。

回線状況がいかに悪化してもＢ、Ｂ’より外側には信号点が存在し得ないからであり、また前段の増幅器（図示せず）の利得が小さくなってＢ、Ｂ’に落ち込む信号の数が減っても制御信号が得られるようにしたものである。

第２１図は自動ＤＣオフセット制御器を備えたディジタル復調装置の具体例を示す回路図である０本図において、識別器１３は既述のＡ／Ｄコンバータよりなり１９１および１９Ｑで示される。これらの出力、すなわちディジタル復調信号Ｓ４は、リードオンリーメモリ（ＲＯＭ）　２１からなる符号判定器に入力され、符号データＤ＋、Ｄｏを得る。

ハニカム形変調の送信信号Ｓ　ｉｎは、検波器１１内の発振器（ＯＳＣ）１５　、π／２ハイブリッド１６およびミキサ１７１．１７Ｑにより、従来どおり直交検波され、■チャネルおよびＱチャネルのアナログ復調信号Ｓ、となったのち、ローパスフィルタ１８１．１８Ｑで波形整形され、前述のＡ／Ｄコンバータ１９ ■。

１９Ｑでディジタル復調信号Ｓ４となる。

アナログ復調信号Ｓ、のオフセント制御を行うのがＤＣオフセット制御器７１であり、例えば加算器２１１および２１Ｑからなる。これらに調整レベルを加えるのがオフセット検出器７２であり、バッファアンプ７３１．７３Ｑと積分器２３１．２３Ｑとからなり、誤差ビットε！　、ε。を入力とする。このオフセット検出は■チャネルとＱチャネルで並行して行う。積分器２３１．２３Ｑは毎信号点ごとのＤＣレベルシフトを平滑化して加算器７４ｉ７４Ｑに与える。ＤＣレベルが正側にシフトすると誤差ビットεＩ　（ε。）はほぼ“１″連続となり、これを積分器２３Ｉ　（２３Ｑ）で平滑し、上昇する積分出力に例えば極性反転を加えた後、加算器７４Ｉ　（７４Ｑ）に与え、信号Ｓ。

のＤＣレベルを下げる。逆にＤＣレベルが負側にシフトすると誤差ビットεＩ　（ε。）はほぼ“０”連続となり、これを積分器２３１　（２３Ｑ）で平滑し、下降する積分出力に例えば極性反転を加えた後、加算器７４１　（７４Ｑ）に与え、信号ＳａのＤＣレベルを上げる。

第２２図は第２１図のディジタル復調装置の一変形例を示す回路図であり、このディジタル復調装置７０は回線状況に応じた選択制御を行うものである０選択制御とは、既述のとおり、エラーレートが良好なときは、例えば直角格子形のもとての第９図の信号点■の全点を対象としてＤＣオフセット制御を行い、エラーレートが悪化したときは第９図の領域Ｂ。

Ｂ′およびｃ、ｃ’に落ち込む信号点のみを対象としてＤＣオフセット制御を行うことを意味する。

本図において、８１は第２１図のオフセット検出器７２に、新たに選択保持手段４２Ｉ　、４３Ｉ　、４４Ｉおよび４２Ｑ　、　４３Ｑ　。

４４Ｑを加えてなるオフセット検出器である。ただし、回路動作は第１１図で説明したのと同様であり、エラー信号ＥＲ。

（ＥＲＧ　）があって、かつ、特定の信号点が到来を検出したことを示す特定信号点検出器（ＲＯＭ）４５Ｉ　（４５Ｑ）の出力が発生すると、セレクタ４３Ｉ　（４３Ｑ）からのクロックは、上記Ｂ。

Ｂ′またはｃ　、　ｃ’に相当する領域でのεＩ　（ε。）のみをフリップフロップ４４Ｉ　（４４Ｑ）にセットされ、それら（Ｂ。

Ｂ’、Ｃ，Ｃ’）以外の領域でかつエラー信号ＥＲ＋　（ＥＲｏ　）有りのときは、直前のε、（ε、）をそのままそのご出力より出力する。

エラー信号ＥＲ＋　（ＥＲｏ　）がないときは、セレクタ４３Ｉ（４３Ｑ）は常時、クロックＣＬＫを対応するフリップフロップに与える。なお、エラー信号については、第１１図の説明で述べたとおりである。また、特定信号点検出器（ＲＯＭ）４５　Ｉ（４５Ｑ）についてはさらに考慮すべき事項がある。これは信号点Ｂ、Ｂ’またはｃ、ｃ’に落ち込む可能性のある信号点数にアンバランスがあることであり、ハニカム形の変復調方式に固有の問題である。

この問題の説明およびこの問題に対する対策は、第１２図および第１３図で述べたとおりである。またこの対策は、第１４および１５図の等他界にもあてはまる。さらにまたこの対策は、以後述べるキャリヤ再生についてもあてはまる。

第４および６図に示したＲＯＭ　２１からの極性ビットＰ＋　、Ｐａおよび誤差ビットε３．ε。は、前述したＡＧＣ３１、ＥＱＬ　５１　。

６１およびＡＯＣ７１に用いられるのみならず、キャリヤ再生にも有効に用いることができる。

第２３図はキャリヤ再生制御手段を備えたディジタル復調装置を示す回路図であり、前出の第６図の装置に組み込んだ例を示す。キャリヤ再生制御とは、信号点の位相が全体に＋側または一例にずれたとき、このずれに合わせてキャリヤの位相も＋側又は−側にずらすことを意味する。第２３図において、その位相のずれを検出するのが位相検出器９１であり、その位相ずれを示す出力は、ループフィルタ９３を介して、キャリヤ発生用の発振器１５の発振位相を制御する。この場合の発振器１５は電圧制御形発振器（ＶＣＯ）である。

第２４図は信号点の位相ずれを説明するための信号点配置図である。ただし、直角格子形変調による一般的な信号点配置によって示す。本図中、各信号は小さい丸印を付して示しており、位相の進みまたは遅れは、矢印に＋または−をそれぞれ付して示す０例えば極性ビン）Ｉｔ　と誤差ピッ）Ｉｓの排他的論理和（１，ｅＱｓ）をとると、Ｉ　ｒ　Ｃ）Ｑｓ　＝　１となるのは本図中のハンチングで示した領域であり、−の位相ずれを示す０例えばＩ、＝ＯでＱ、＝１ならば０ｅｌ＝１となる。

逆に１．ｅＱｓがＯならば十の位相ずれを示す。従って、ハニカム変調方式のもとでは、Ｐ２Ｏ６゜の１またはＯに応じて位相ずれの方向が分かる。このことは、Ｐｏｅε１で検出しても同じである。このため第２３図の位相検出器９１は、Ｐ＋ｅεｏをめるＥＯＲゲート９２または、ＰｏｅｅＩをめるＥＯＲゲート９２ ′で構成される。

第２５図は第２４図（直角格子形）のハンチング領域に対応する、ハニカム形変調のもとての■チャネルについての領域を、ハツチングにて示す図であり、第２６図は第２４図（直角格子形）のハツチング領域に対応する、ハニカム変調のもとてのＱチャネルについての領域をハツチングにて示す図である。

前述の第５図にＲＯｌｌ　２１内の一部のマツピングを示すとおり、全信号点について誤差ビットまで含めた符号データを読み出すためには、極めて大容量のＲＯＭが必要となる。したがって、高速のバイポーラ・ＰＲＯＮはその容量が一部に小さいことから、一般に安価に大容量が得られるＭＯＳ　−ＦＲＯＭを用いなければならない。しかしながらＭＯＳタイプは本質的に動作速度が遅い、そこで既述したＲＯＭ　２１としては、ＭＯＳタイプとするとともに、これを複数個用いることとする。すなわち、一連の符号データＤ＋、Ｄ−を時分割で並列交互的に読出すための複数のＲＯＭをもってＲＯＭ　２１を形成する。

第２７図はリードオンリーメモリ２１の第１の具体例を示す回路ブロック図である。本図においてリードオンリーメモリ２１は２つのリードオンリーメモリ（ＲＯ？＋１　、　ＲＯ！’１２）　２１−１および２１−２からなる。なお、本図の例は、ｔ４≦１．＜２ｔａなる性能のＲＯＭを用いる場合を示し、ここに、ｔｌは各ＲＯＭのアクセス時間、ｔ４は識別器１３からのディジタル復調信号Ｓｄ　（第７図）の各データの周期である。このデータは第２７図中左上のＤＴとして示され、時分割で並列読出しされた後、図中の右側に示す符号データＯＵＴ（Ｄｓ＋Ｄ９）として出力される。第２８図は第２７図の回路の動作説明に用いるタイミングチャートであり、第２７図のＲＯＭ　２１の動作は第２８図のタイミングチャートより明らかでアル。第２７図中の要部の信号ＤＴ、　ＣＬＫ、　ＣＬＫＩ　、　ＣＬＫ２．０ＵＴＩ　、　０ＵＴ２゜ＦＦＩ、ＦＦ２およびＯＵＴ　（等）は、第２８図中、それぞれの記号が付された欄に示される。両図を参照すると、データＤＴはＡ、Ｂ、Ｃ・・・として入力され、各データ長は既述のＣ４である。基準クロックＣＬＫはデコーダ（ＤＥＣ）　１０３でクロックＣＬＫＩおよびＣＬＫ２に分周され、これらクロックはデータＡ、Ｂ。

Ｃ・・・をフリップフロップ（ＦＦ）　１０１および１０２で一旦ラッチする。

ラッチされるデータは、ＦＦｌ０ＩではＡ、Ｃ，Ｅ・・・、ＦＦ１０２ではＢ、Ｄ、Ｆ・・・である。これらはＲＯＭ　２１−１および２１−２を通して、対応する符号データ０ＵＴＩおよび０ＵＴ２　（ハンチング部分はデータの不確定部分を表す）として並列的かつ交互的に出力される。このときのＲＯＭアクセス時間は既述のｔｌである。０ＵＴＩ　、　０ＵＴ２はフリップフロップ（ＦＦ）　１０４および１０５にて一旦ラッチされる。このラッチのタイミングはデコーダ（ＤＥＣ）　１０６からの分周クロックＣＬＫ３およびＣＬＫ４で決まる。かくしてフリップフロップ１０４および１０５からは、Ａ、Ｃ・・・なる出力ＦＦ１．Ｂ、Ｄ・・・なる出力ＦＦ２がそれぞれ送出され、セレクタ（ＳＥＬ）１０７の第１および第２ボート■および■に印加される。セレクタ１０７はデコーダ１０６からのセレクト信号を端子Ｓに受けて、いずれか一方を択一交互的に選択し、Ａ。

Ｂ、Ｃ，Ｄ・・・なる出力ＯＵＴを得る。

第２９図はリードオンリーメモリ２１の第２の具体例を示す回路図である。本図においてリードオンリーメモリ２１はｉッｃｖリート、オンリ−／モＩＪ　（ＲＯＭ１．ＲＯＭ２．ＲＯＭ３）　２１−１　。

２１−２および２１−３からなる６本図の例は、２ｔ４≦１．＜３ｔａなる性能のＲＯＭを用いる場合を示す。

第３０図は第２９図の回路の動作を示すタイミングチャートであるが、基本的動作は第２７図および第２８図にて説明したのと全く同じである。異なる点は、フリップフロップが１段ずつ増し、（１１１、１１２）、セレクタ１０７が３ポート入力となり、クロックがもう一種（ＣＬＫ３’　）増えたことである。また選択信号用端子もＳｌ、Ｓ２およびＳ３からなる。

ＲＯＭ　２１が大容量になることから、上述の実施例（第２７　、２９図）では、ＭＯＳメモリを用い、ＭＯＳメモリが低速動作である欠点を、複数のＭＯＳメモリの並列運転で解消している。

次に述べる実施例では、ＲＯ？Ｉ　２１を階層的に構成することにより、ＲＯＭ　２１の所要容量を減少させる。この実施例を第３１図以降に説明する。

第３１図はＲＯＭ　２１の他の構成例を説明するための原理図である。本図に示すとお、す、ハニカム形信号点配置における１信号点の六角形の識別領域を、矩形の第１および第２の領域ａ、ｂと、三角形の第１〜第４の領域ｃ、ｄ、ｅ、ｆとに分けるように、全信号点の識別領域を行と列とにより分割し、行番号と列番号とを復調信号Ｉ、Ｑからめる識別手段１２１と、行と列との交点の矩形領域内の前記三角形の第１〜第４の領域ｃ、ｄ、ｅ、ｆが上であるか下であるかを判定するサブ信号判定メモリ１２２と、識別手段１２１からの行番号と列番号と、サブ信号判定メモリ１２２からの判定信号とにより、信号点のデータを読出す信号判定メモリ１２３とを備えているものである。

識別手段１２１は、リードオンリーメモリ（ＲＯＭ）あるいは演算回路により構成され、ディジタル復調信号Ｓ、（１゜Ｑ）から行番号と列番号とをめ、又サブ信号判定メモリ１２２は、三角形の領域ｃ、ｄ、ｅ、ｆが、行と列との交点の矩形領域内の上か下かを判定し、この判定信号と行番号と列番号とが信号判定メモリ１２３のアドレス信号となる。

列番号と行番号により矩形の領域ａ、ｂを示す場合は、サブ信号判定メモリ１２２からの判定信号を用いることなく、列番号と行番号により信号判定メモリ１２３から信号点を判定して復号データを読出すことができる。しかし、三角形の領域ｃ、ｄ、ｅ、ｆを含む列番号と行番号の場合は、その行列交点の矩形領域内の上であるか下であるかにより、信号点の判定が異なることになり、サブ信号判定メモリ２により、その矩形領域内の上下を判定する。この判定信号が信号判定メモリ１２３に加えられて、三角形の領域ｃ、ｄ、ｅ、ｆを含む列番号と行番号の場合に、正しい信号点が判定される。

第３２図は第３１図のＲＯＭ　２１の具体例を含むディジタル復調装置１００を示すブロック図である。なお、既述の構成要素と同様のものには同一の参照番号又は記号を付して示す。なお、１２０はハイブリッド回路であり、本図以前の実施例では図示を省略している。第３２図のＲＯＭ　２１内において、１３１は列番号発生用メモリ、１３２は行番号発生用メモリ、１３３　、１３４はサブアドレス発生用メモリ、１３５はサブ信号判定メモリ、１３６は信号判定メモリであり、列番号発生用メモリ１３１、行番号発生用メモリ１３２およびサブアドレス発生用メモ１月３３゜１３４によって識別手段１２１（第３１図）が構成されることになる。これらメモリは、いずれもＲＯＭからなる。

第３３図はハニカム形信号点配置となる６４値直交振幅変調方式による信号点判定境界説明図であり、各信号点は、■チャネルとＱチャネルのそれぞれ３ビツトからなるデータに対応したものとなる。

第３４図は各信号点の識別領域の区分の仕方を説明するための図であり、列ＣＩ、Ｃ２，Ｃ３，・・・と、行Ｒ１，Ｒ２゜Ｒ３，・・・とにより、矩形の領域ａ、ｂと、三角形の領域Ｃ９ｄ、ｅ、ｆとに分ける。そして、各列Ｃ１，Ｃ２，Ｃ３，・・・には列番号を付与し、各行Ｒ１，Ｒ２，Ｒ３，・・・には行番号を付与する０列番号発生用メモリ１３１は、■チャネルの１０ビツトのディジタル復調信号をアドレス信号として前述の列番号を読出すものである。

第３５Ａおよび３５Ｂ図は行番号および列番号の生成の仕方を説明するための図であり、第３５Ａ図に示すように、■チャネルのディジタル復調信号Ｏ〜２１６　１をアドレス信号として、０〜１８の５ビツト構成の列番号が読出される。又行番号発生用メモリ１３２は、Ｑチャネルの１０ビツトのディジタル復調信号をアドレス信号として前述の行番号を読出すものであり、第３５Ｂ図に示すように、Ｑチャネルのディジタル復調信号０〜２　Ｉｏ−１をアドレス信号として、Ｏ〜１７の５ビット構成の行番号が読出される。

第３６図は信号空間の一例とサブアドレスの説明図であり、列番号５〜９と行番号３〜９とにおける信号点を示す。例えば、信号点２６は、列番号６．７と行番号５〜７との交点の領域内であり、列番号６，７と行番号６との交点の矩形領域内は、全て信号点２６に属する領域である。しかし、列番号６．７と行番号５．７との交点の矩形領域内は、隣接信号点の三角形の領域を含むものであるから、何れの信号点に属するものであるか判定する必要がある。そのために、サブアドレス発生用メモリ　１３３　、１３４とサブ信号判定メモリ１３５とが設けられているものである。

サブアドレス発生用メモリ１３３は、■チャネルの１０ビツトのディジタル復調信号をアドレス信号とし、第３６図の下側に示すように、列毎に０から増加する６ビツト構成のサブアドレス信号■′が読出されるように構成されている。又サブアドレス発生用メモリ１３４は、Ｑチャネルの１０ビツトのディジタル復調信号をアドレス信号とし、第３６図の右側に示すように、奇数行番号の行毎に、０から増加する６ビツト構成のサブアドレス信号Ｑ′が読出されるように構成されている。すなわち、サブアドレス発生用メモリ　１３３　、１３４は、それぞれ列および行毎に繰り返されるパターンが格納されている。

第３３図に示す信号点配置の場合、■軸方向には１８レベル（１８列）あるから、従来例における１０ビット精度と同等以上の精度を得るためには、２　Ｉ０／　１８＝５６．８≦２− となり、前述のように、サブアドレス信号ビは６ビツト構成で充分となる。又Ｑ軸方向には１７レベル（１７行）あるから、通常の１０ビット精度と同等以上の精度を得るためには、２　”／１７＝６０．２≦２６となり、サブアドレス信号Ｑ′は６ビツト構成で充分となる。

−例を挙げて説明すると、本発明の階層的構造のＲＯＭを用いないとするならば、１０２４ＫＢ（ｂｙｔｅ）のメモリ容量を要する。

なぜなら２２°Ｘ　８　＝１０２４ＫＢだからである。ここに２の指数の２０は！チャネルとＱチャネルの各１０ビツト入力の和（１０＋１０）を意味する。

一方、４つのメモリ１３１，１３２，１３３　、および１３４は、各１０ビツト入力であるから、各々ＩＫＢ　（＝２１０）を要し、これら４つのメモリの総和４ＸＩＫＢである。また、メモ１７１３５は、■チャネル、Ｑチャネル各６ビツトとすると、４　ＫＢ（＝　２　”’）である。さらにメモリ１３６は、列番号が５ビツト、行番号が５ビツト、判定信号が２ビツトとして４　ＫＢ　（＝　２　”””）である。したがって、ＲＯＭ　２１の総メモリ容量は１２　（＝４＋４＋４）ＫＢとなり、前述の１０２４ＫＢに比して約１　／１００に容量が激減したことになる。

第３７Ａおよび３７Ｂ図はサブ信号判定メモリにおける第１の判定モードおよび第２の判定モードをそれぞれ説明するための図である。第３２図のサブ信号判定メモリ１３５は、サブアドレス信号１’、Ｑ’により、矩形領域内の三角形の領域が上（“１”）であるか、下（“０”）であるかの判定信号を出力するもので、第３７Ａおよび３７Ｂ図に示すように、サブアドレス信号ビ　Ｑ　Ｉに対応して２種類の判定信号を出力する０例えば、サブアドレス信号１’、Ｑ’によりＡ点が指示された場合、三角形の領域の境界線が右上がりであるとした時の“０” の判定信号（第３７Ａ図参照）と、右下がりであるとした時の“ｌ”の判定信号（第３７Ｂ図参照）とが出力される。

信号判定メモリ１３６は、列番号と行番号と判定信号とにより信号点を判定するものであり、その内容の一例を次に示す。

第３８図は信号判定メモリ１３６での最終判断の仕方を一例をもって示す説明図である０例えば、列番号６、行番号６の場合は、第３１図における領域ａに相当し、信号点２６が出力される。また列番号６、行番号５の場合、第３１図における領域Ｃに相当し、その交点の矩形領域内の三角形の領域は右下がりの境界線を有するものであるから、右上がりの判定信号は使用しないで、右下がりの反転信号を使用する。その場合の判定信号が“ｌ”であると、矩形領域内の三角形の領域は上側であるから、信号点２６が出力される。又この場合の判定信号が、“０ ”であると、矩形領域内の三角形の領域が下側であるから、信号点２６の左下側に位置する信号点２７が出力される。

前述のように、信号判定メモリ１３６は、各列番号Ｏ〜１８と、各行番号０〜１７と、判定信号とに対応して、信号点０〜６３のデータ（６ビツト構成）が読み出される。

前述の例において、ＲＯＷ　２１の入力信号となる１、Ｑチャネルのディジタル復調信号のビット数をそれぞれ１０ビツトとしていることから、サブアドレス信号Ｉ’、Ｑ’はそれぞれ６ビツト構成としているが、ビット数は所望の精度に対応して増減することが可能である。例えば、ディジタル復調信号のビット数をそれぞれ８ビツトとすれば、サブアドレス信号Ｉ’、Ｑ’は、それぞれ４ビツト構成となる。

第３９図は第３２図のＲＯＭ　２１の第１の変形例を示す図であり、１４１は演算回路、１４２は行番号発生用メモリ、１４３はサブアドレス発生用メモリ、１４４はサブ信号判定メモリ、１４５は信号判定メモリである。第１の変形例では、演算回路１４１、行番号発生用メモリ１４２、サブアドレス発生用メモリ１４３によって、第３１図に於ける識別手段１２１が構成されることになる。そして、列番号が第３６図に示すように等間隔で付与されることから、演算回路１４１において、ディジタル復調信号Ｉをｎ（第３６図）で除算した整数の値を列番号とし、その除算における剰余をサブアドレス信号ビとするものである。この場合に、１０ビツトのディジタル復調信号■について、１８列の列番号を得るものであるからｎ＝５６となる。

又行番号発生用メモリ１４２、サブアドレス発生用メモリ１４３およびサブ信号判定メモリ１３４については第３２図の例と同様であり、列番号と行番号と判定信号とが加えられる信号判定メモリ１４５から信号点の判定出力が得られる。

この第１の変形例は、列番号発生用メモリとサブアドレス発生用メモリとを演算回路１４１で置換したものに相当し、ビット数が少ない場合は、演算回路１４１の規模を小さくすることができるから、有効となる。

第４０図は第３２図のＲＯＭ　２１の第２の変形例を示す図であり、１５１は列番号発生用メモリ、１５２は行番号発生用メモリ、１５３　、１５４はサブアドレス発生用メモリ、１５５はサブ信号判定メモリ、１５６は補助メモリ、１５７はセレクタ、１５８は信号判定メモリである。第２の変形例における列番号発生用メモリ１５１、行番号発生用メモリ１５２、サブアドレス発生用メモリ　１５３　、１５４およびサブ信号判定メモリ１５５については、第３２図に示す実施例と同様である。

又補助メモリ１５６は、サブ信号判定メモ１月５５から出力される右上がり境界線の判定信号と、右下がり境界線の判定信号との何れを使用するかを判定して、セレクタ１５７を制御するものである。例えば、第３６図において、列番号６、行番号３の場合は、右上がり境界線の領域であるから、第３７Ａ図に従った判定信号を使用すれば良いことになる。従って、補助メモリ１５６では、列番号と行番号とをアドレス信号として、セレクタ１５７を制御する信号を出力するものである。

サブ信号判定メモリ１５５から出力される２ビツトの判定信号は、セレクタ１５７によって何れか一方の判定信号が選択されて信号判定メモリ１５８に加えられるから、１ビツト少ないアドレス信号となり、信号判定メモリ１５８の容量を１／２にすることが可能となる。この場合、補助メモリ１５６の容量は、信号判定メモリ１５８の容量の１／２より小さいから、全体としてのメモリ容量を小さくすることができる。

庄」しヒｑ利」Ｂ辷肚本発明のディジタル復調装置は、マイクロ波無線通信システムあるいは衛星通信システムにおける受信装置、特にハニカム形変調方式により送信信号を受信するのに通した装置である。

−〇ＯＱ ↑ ＣＩ　Ｃ２Ｃ３Ｃ４列番号　行薔号Ｑ −〇〇　〇 −〇参照符号・事項の一覧表１１・・・検波器１３・・・識別器２０・・・ディジタル復調装置２１・・・メモリ国際調査報告

Claims

【特許請求の範囲】

１．ハニカム構造の信号点配置を有する多値直交振幅変調方式により変調された送信信号を受信して直交検波を行う検波器と、該検波器からの復調信号に対して波形整形を加えるフィルタと、該フィルタからのアナログ復調信号をアナログ／ディジタル変換することによりディジタル復調信号を生成する識別器と、生成された該ディジタル復調信号を逐次入力して対応する原符号データを再生する符号判定器とからなるディジタル復調装置であって、該符号判定器は、前記ハニカム構造の信号点配置と同様に予めマッピングされた符号データと、各該符号データの極性ピットＰおよび誤差ピットεを格納し、前記ディジタル復調信号をアドレス入力としてこれに対応する該符号データを読出すメモリからなるディジタル復調装置。
２．前記データビットは、前記直交検波後のＩチャネルおよびＱチャネルにそれぞれ対応したデータビットＤＩおよびＤＱで定義され、前記極性ビットＰもＩチャネルおよびＱチャネルにそれぞれ対応した極性ピットＰＩおよびＰＱで定義され、前記誤差ビットもまたＩチャネルおよびＱチャネルにそれぞれ対応してεＩおよびεＱで定義される請求項１記載のディジタル復調装置。
３．前記誤差ビットεＩおよびεＱの取り出しのために、前記ハニカム構造をなす六角形の各々がさらに細かく分割され、この分割数は、前記Ｉチャネルに関し、該六角形の中心と、該六角形の前記Ｑチャネルに平行な一辺の中心とを結ぶ線分について２ｎ１／ＬＩ−１であり、一方、前記Ｑチャネルに関し、該六角形の中心と、該六角形に隣接する六角形の中心までの前記Ｑチャネルに平行な線分について２ｎ２／ＬＱ−１であって、ここに、ｎ１およびｎ２は、それぞれ前記識別器のＩチャネル出力およびＱチャネル出力の各ビット数、ＬＩおよびＬＱは、それぞれ該六角形のＩ軸上およびＱ軸上で見た信号点レベル数である請求項２記載のディジタル復調装置。
４．前記メモリは前記データビットＤＩ，ＤＱの各出力と、前記極性ピットＰＩ，ＰＱの各出力と、前記誤差ビットεＩ，εＱの各出力とを具備する請求項２記載のディジタル復調装置。
５．識別器の入力側に設けられ前記アナログ復調信号のレベルを所定の一定値に保持するための自動利得制御器と、前記メモリからの極性ビットＰＩ，ＰＱおよび前記誤差ビットεＩ，εＱを入力として、これらビットの排他的論理和をとることによって前記アナログ復調信号のレベルの大小を検出するレベル検出器を設け、検出されたレベルの大小に応じて該自動利得制御器の利得をそれぞれ小さくまたは大きくする請求項２記載のディジタル復調装置。
６．前記レベル検出器はエラーレートの悪化時において、特定の信号点のみを選択し該特定の信号点を対象としてレベルの大小を検出するものとし、該特定の信号点は前記アナログ復調信号の最大レベルおよび最小レベルに相当する信号点であって、前記メモリからの前記データビットＤＩ，ＤＱおよび前記誤差ビットε Ｉ，εＱを入力として、該最大レベルおよび最小レベルに相当する信号点の出現を検出する特定信号点ＲＯＭを備える請求項５記載のディジタル復調装置。
７．前記特定信号点ＲＯＭは、前記最大レベルに相当する信号点の数と前記最小レベルに相当する信号点の数とがほぼ等しくなるように、前記特定の信号点を予め設定する請求項６記載のディジタル復調装置。
８．前記識別器の前段または後段のいずれか一方に、等化器を設け、該等化器の等化制御パラメータを、前記メモリからの前記極性ビットＰＩ，ＰＱおよび前記誤差ビットεＩ，εＱによって定める請求項２記載のディジタル復調装置。
９．前記識別器の入力側に設けられ前記アナログ復調信号のレベルを所定のＤＣレベルに保持するためのＤＣオフセット制御器と、前記メモリからの誤差ピット εＩおよびεＱを入力として、前記アナログ復調信号のＤＣレベルのシフト方向を検出するオフセット検出器を設け、検出された該ＤＣレベルのシフト方向が正側か負側かに応じて前記ＤＣオフセット制御器の制御レベルをそれぞれ負側にまたは正側に設定する請求項２記載のディジタル復調装置。
１０．前記オフセット検出器はエラーレートの悪化時において、特定の信号点のみを選択し該特定の信号点を対象としてＤＣレベルのシフト方向を検出するものとし、該特定の信号点は前記アナログ復調信号の最大レベルおよび最小レベルに相当する信号点であって、前記メモリからの前記データビットＤＩ，ＤＱおよび前記誤差ビットεＩ，εＱを入力として、該最大レベルおよび最小レベルに相当する信号点の出現を検出する特定信号点ＲＯＭを備える請求項９記載のディジタル復調装置。
１１．前記特定信号点ＲＯＭは、前記最大レベルに相当する信号点の数と前記最小レベルに相当する信号点の数とがほぼ等しくなるように、前記特定の信号点を予め設定する請求項１０記載のディジタル復調装置。
１２．前記検波器は、前記送信信号を受信するＩチャネルミキサおよびＱチャネルミキサと、これらのミキサに対し復調のためのキャリヤを与える発振器と、これらのミキサのいずれか一方へのキャリヤの位相をπ／２遅延させるπ／２ハイブリッドを少なくとも備えてなり、ここに該発振器の発振位相を、前記データビットＤＩ，ＤＱを表す信号点の位相が＋側または一側にずれるのに応じて、それぞれ＋側または一側にずらすように制御する位相検出器は、前記メモリからの前記極性ビットＰＩおよび誤差ビット εＱの排他的論理和出力をその位相制御出力となし、または、該メモリからの前記極性ビットＰＱおよび誤差ピットεＩの排他的論理和出力をその位相制御出力となす請求項２記載のディジタル復調装置。
１３．前記メモリを複数のＲＯＭから構成し、これら複数のＲＯＭは一連の前記ディジタル復調信号を、各データ対応に順番に操り返し入力とする一方、これら複数のＲＯＭは相互に並列して各該データに相当する前記データＤＩ，ＤＱ、極性ピットＰＩ，ＰＱおよび誤差ピットεＩ，εＱを出力する請求項２記載のディジタル復調装置。
１４．前記メモリを、識別手段と、信号判定メモリと、サプ信号判定メモリとから構成し、該識別手段は、前記ハニカム構造をなす各六角形の、信号点識別領域を、矩形の第１および第２の領域（ａ，ｂ）と、三角形の第１、第２、第３および第４の領域（ｃ，ｄ，ｅ，ｆ）とに分けるように、全信号点の識別領域を行と列により分割し、行番号と列番号を前記ディジタル復調信号を基に識別し、前記サプ信号判定メモリは、前記三角形の第１、第２、第３および第４の領域（ｃ，ｄ，ｅ，ｆ）が、前記行と列の交点からなる矩形領域の上であるか下であるかを判定し、前記信号判定メモリは、前記識別手段からの行番号と、列番号と、前記サプ信号判定メモリからの上下の判定信号とにより各信号点の前記データＤＩ，ＤＱ、極性ビットＰＩ，ＰＱならびに誤差ビットεＩ，εＱを読み出す請求項２記載のディジタル復調装置。
１５．前記識別手段は、前記Ｉチャネルのディジタル復調信号を入力とする列番号発生用メモリおよびＩチャネル側サプアドレス発生用メモリと、前記Ｑチャネルのディジタル復調信号を入力とする行番号発生用メモリおよびＱチャネル側サプアドレス発生用メモリとからなる請求項１４記載のディジタル復調装置。
１６．前記識別手段は、前記Ｉチャネルのディジタル復調信号を入力として前記列番号およびＩチャネル側サプアドレス信号を演算で生成する演算回路と、前記Ｑチャネルのディジタル復調信号を入力とする行番号発生用メモリおよびＱチャネル側サプアドレス発生用メモリとからなる請求項１４記載のディジタル復調装置。
１７．前記サプ信号判定メモリからの複数の前記上下の判定信号のうち、前記信号判定メモリでの判定に有効な１の該上下の判定信号を選択するセレクタと、該セレクタに対し選択指示を与えるために、前記列番号および行番号を入力とする補助メモリを備え、該補助メモリからの選択指示に従って該セレクタを制御する請求項１４記載のディジタル復調装置。
１８．前記メモリがＲＯＭ又はＲＡＭからなる請求項１記載のディジタル復調装置。