JP2001513305A - ｎビットソースワードをｍビットチャンネルワードに変換するエンコーディング装置及びｍビットチャンネルワードをｎビットソースワードに変換するデコーディング装置 - Google Patents

Abstract

(57)【要約】 バイナリソース信号（Ｓ）のデータビットストリームをｎビットのソースワード（Ｘ₁，Ｘ₂）に分割してバイナリチャンネル信号にエンコードする装置であって、ソースワードをｍビットのチャンネルワード（ｙ₁，ｙ₂，ｙ₃）に変換する変換手段（ＣＭ）を備える。この変換手段（ＣＭ）は、連続したｎビットのソースワードからなるブロックを、連続したｎビットのソースワードからなる各ブロックのパリティを維持して、連続したｍビットのチャンネルワードからなるブロックに変換する（表１）（図１）。ここで、ｍ＞ｎ≧１、変数Ｐ≧１とする。好ましくは、ｍ＝ｎ＋１とする。この装置は、バイナリソース信号のビットストリーム中の「00010001」からなる連続した8ビットを、「100010010010」からなる連続した12ビットのバイナリチャンネル信号に変換し、また8ビットシーケンス「10010001」を１２ビットシーケンス「000010010010」に変換する。これによりリピーテドミニマムトランジションランレングスが制限される。チャンネル信号のｋの制約を７とする場合、他の８ビットシーケンスを特定の１２ビットシーケンスにエンコードする。さらに、このエンコード装置から得られたチャンネル信号をデコードするデコード装置を提供する。

Description

【発明の詳細な説明】 ｎビットソースワードをｍビットチャンネルワードに変換するエンコーディング 装置及びｍビットチャンネルワードをｎビットソースワードに変換するデコーデ ィング装置 技術分野 本発明は、ｎビットのソースワードを対応するｍビットのチャンネルワードに 変換する際に、ｐ個の連続したｎビットのソースワードからなるブロックを、そ のｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持 して、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換する 変換手段を備え、バイナリソース信号のデータビットのストリームをｎビットの ソースワードに分割して、バイナリチャンネル信号のデータビットのストリーム にエンコーディングする装置に関する。ここで、ｎ、ｍ及びｐは整数であって、 ｍ＞ｎ≧１及びｐ≧１であり、ｐは変数である。また、本発明は、チャンネル信 号を記録媒体（record carrier）に記録するエンコーディング装置を備える記録 装置、記録媒体、エンコーディング方法及び、エンコーディング装置によって得 られるバイナリチャンネル信号のデータビットのストリームをデコーディングす るデコーディング装置に関する。 背景技術 米国特許５，４７７，２２２（ＰＨＮ１４４４８）に開示されて いるエンコーディング装置について、以下に説明する。ここでは、（１，８）の ランレングス制約を満たし、バイナリソース信号のデータビットのストリームを バイナリチャンネル信号のデータビットのストリームにエンコーディングする装 置を開示している。この（１，８）のランレングス制約とは、チャンネル信号の 直列のデータストリームにおいて、隣り合う１の間に、最小で１つの０、最大で ８つの０を存在させる制約である。通常、ＩＴプレコーディング等の付加的なプ レコーディングのステップが（１，８）のランレングス制約に適用され、最小ラ ンレングスが２，最大ランレングスが９というランレングス制約となる。 この従来の変換では、パリティが維持されている。パリティの維持とは、ｎビ ットのソースワードのパリティが、変換後の対応するｍビットのチャンネルワー ドの（２を法とする加算後の）パリティと等しいことを意味する。そのため、こ のｎからｍへ変換する従来の装置は、信号の極性に影響を与えない。 この従来の変換では、パリティ維持がなされているため、ＤＣ制御ビットをソ ースワードのデータストリームに挿入する等の有効なＤＣ制御が適用できる。 発明の開示 本発明はこのような状況に鑑みてなされたものであり、本発明の目的は、ｎビ ットのソースワードを対応するｍビットのチャンネルワードにエンコーディング する改良された装置を提供することである。 本発明に係る装置は、変換手段が、バイナリソース信号からなる ８ビットのビット列「０００１０００１」を、バイナリチャンネル信号からなる １２ビットのビット列「１０００１００１００１０」に変換することを特徴とす る。 本発明に係る装置の特徴はまた、請求の範囲２，５，６，７及び８のいずれか １項に示されている。 従来のエンコーディング装置では、ミニマムトランジションランレングスのみ からなる比較的長いビット列をエンコーディングするため、受信機におけるチャ ンネル信号の伝送及びそれに続くデコーディングの後、受信機のビット検出器に おける検出精度が劣化する。（１，７）又は（１，８）等の特有のランレングス 制約を満たすチャンネル信号においては、比較的長い列「・・・０１０１０１０ １０１・・・」が生じ、その結果、１Ｔプレコーディングの後に比較的長い列「 ・・・００１１００１１００１１・・・」が生じる。 本発明に係るエンコーディング装置は、このようなシーケンスを制限するため 、受信側における検出精度を高めることができる。 本発明に係るエンコーディング装置は、ソース信号のある一定の長さのコード ワードに１ビットが付加されるビット付加器と共に用いてもよい。得られる信号 は、本発明に係るエンコーディング装置に適用できる。エンコーディング装置の チャンネル信号は、１Ｔプレコーダに供給される。このビット付加器の目的は、 コンバータの入力信号に含まれる連続したコードワードに「０」又は「１」ビッ トを付加して、ＤＣフリーにすること、又はある周波数のトラッキングパイロッ ト信号を含むプレコーダ出力信号を得ることである。このプレコーダ出力信号は 、記録媒体に記録される。コンバータの入力信号に「０」ビットを付加すると、 １Ｔプレコーダの出力信号 の極性は変化せずに維持される。「１」ビットを付加すると、１Ｔプレコーダの 出力信号の極性は変化する。コンバータは１Ｔプレコーダの出力信号に影響を与 え、これにより、１Ｔプレコーダの出力信号は、実効デジタルサムバリュー（ru nning digital sum value）が時間関数として所望のパターンを有するように制 御される。 図面の簡単な説明 図１は、エンコーディング装置の第１の実施例を示す図である。 図２は、エンコーディング装置の第２の実施例を示す図である。 図３は、エンコーディング装置の第３の実施例を示す図である。 図４は、エンコーディング装置の第４の実施例を示す図である。 図５は、シリアスソース信号に等間隔に１ビットを挿入するシステムの構成例 を示す図である。 図６は、デコーディング装置の第１の実施例を示す図である。 図７は、デコーディング装置の第２の実施例を示す図である。 発明を実施するための最良の形態 図１は、２ビットのソースワードを３ビットのチャンネルワードに変換するエ ンコーダの構成を示すブロック図である。以下に説明するエンコーダは、米国特 許第５，４７７，２２２号に開示されているエンコーダを改良し、リピーテドミ ニマムトランジションランレングス（repeated minimum transition runlength ）の最小化を実現したものである。 このエンコーダは、バイナリソース信号Ｓのデータビットストリームを受信す る入力端子１を備える。入力端子１は、シフトレジス タ２の入力端子に接続されている。シフトレジスタ２は、この実施例においては 、８個のセルＸ₁〜Ｘ₈を有し、ソース信号Ｓにおける８個の連続したビット列を 受信する。シフトレジスタ２は、シリアル−パラレル変換器として機能する。各 セルＸ₁〜Ｘ₈の出力端子は、それぞれ論理回路ＬＣの入力端子ｉ₁〜ｉ₈に接続さ れており、これにより各セルＸ₁〜Ｘ₈はそれぞれのセルに格納された論理値（Ｘ₁ 〜Ｘ₈）を論理回路ＬＣに供給する。論理回路ＬＣは、変換手段（ＣＭ）の一部 である。 このエンコーダはさらに１２個のセルＹ₁〜Ｙ₁₂を有する第２のシフトレジス タ４を備えている。論理回路ＬＣは、１２個の出力端子ｏ₁〜ｏ₁₂を備え、これ ら出力端子は、それぞれ１２個のセルＹ₁〜Ｙ₁₂の入力端子に接続されている。 また、シフトレジスタ４の出力端子６は、このエンコーダの出力端子８に接続さ れている。シフトレジスタ４は、パラレル−シリアル変換器として機能し、これ によりバイナリチャンネル信号Ｃが生成される。 また、このエンコーダは、検出器１０を備え、検出器１０は、ソース信号Ｓに おけるシリアルデータストリームの特定のシーケンスパターンを検出する。シフ トレジスタ２に設けられた８個のセルＸ₁〜Ｘ₈の各出力端子は、検出器１０の入 力端子１２に接続されている。検出器１０は、この実施例では、第１の制御信号 を出力する出力端子Ｏ₁と、第２の制御信号を出力するＯ₂と、第３の制御信号を 出力するＯ₃の３つの出力端子を備えている。これら出力端子Ｏ₁，Ｏ₂，Ｏ₃は、 それぞれ論理回路ＬＣの制御入力端子Ｃ₁，Ｃ₂，Ｃ₃に接続されている。 これら制御入力端子ｃ₁，ｃ₂，ｃ₃に入力される制御信号に基づい て論理回路ＬＣが実行するエンコード処理について説明する。 論理回路ＬＣは、２ビットのソースワードＳＷを３ビットのチャンネルワード に変換する。この変換では、ソースワードＳＷのパリティは維持される。すなわ ち、変換されるソースワードＳＷにおける１の数と、チャンネルワードにおける １の数が２を法とする加算において一致するような変換処理が行われる。換言す れば、ソースワードＳＷにおける１の数が偶数であれば、チャンネルワードＣＷ における１の数も偶数となる。同様にソースワードＳＷにおける１の数が奇数で あればチャンネルワードＣＷにおける１の数は奇数となる。 論理回路ＬＣは、表１に示す変換テーブルを用いて２ビットのソースワードを ３ビットのチャンネルワードに変換する。 ここで、ソースワードにおける第１のビットは、最初にシフトレジスタ２に供 給され、また、チャンネルワードにおける第１のビットは、シフトレジスタ４の 出力端子６から最初に出力される。 論理回路ＬＣは、制御入力端子ｃ₁，ｃ₂，ｃ₃のいずれにも制御信 号が入力されていない場合、セルＸ₁，Ｘ₂に格納されている２ビットのソースワ ードを３ビットのチャンネルワードに変換し、変換して得られたチャンネルワー ドをシフトレジスタ４のセルＹ₁，Ｙ₂，Ｙ₃に格納する。このような変換は、シ フトレジスタ２を左方向に２個シフトし、シフトレジスタ４を左方向に３個シフ トしながら、順次実行される。シフトレジスタ２を左方向に２個シフトすること により、シフトレジスタ２において、すなわちこのエンコーダにおいて次の変換 処理が可能となる。また、シフトレジスタ４を左方向に３つシフトすることによ り、３ビットのチャンネルワードが出力端子６から出力される。 図１に示すエンコーダを用いて、ｄ＝１の制約を充足する（ｄ，ｋ）シーケン スの形式を有するチャンネル信号Ｃを生成することができる。すなわち、隣り合 う２つの１の間に少なくとも１つの０が存在することとなる。換言すれば、１が ２つ以上連続することが禁止される。 しかしながら、上述した通常のエンコード処理を行った場合、２つの連続する ２ビットのソースワードの組合せによっては、ｄ＝１の制約が守られないことが ある。例えば、「00 00」が入力されると、通常のエンコード処理では３ビット チャンネルワード「101 101」が出力される。また、「00 01」が入力されると「 101 100」が出力される。また、「10 00」が入力されると「001 101」が出力さ れる。また、「10 01」が入力されると、「001 100」が出力される。 そこで、上述のような組合せを検出し、２ビットのソースワードを３ビットの チャンネルワードに変換する処理を変形する必要がある。図１に示すエンコーダ は、２ビットのソースワードを３ビット のチャンネルワードに変換する「通常の」エンコード処理の他に、上述のような 組合せを検出するとともに、ｄ＝１の制約を充足するようなエンコードを実現す るための変形エンコード処理を実行する。 シフトレジスタ２のセルＸ₁〜Ｘ₄は、検出器１０の対応する入力端子に接続さ れており、検出器１０は、シリアルビットストリームから、通常のエンコード処 理により２ビットソースワードを３ビットチャンネルワードに変換した場合、ｄ ＝１の制約が満たされなくなる部分を検出し、この検出に応じて出力端子Ｏ₁か ら別の制御信号を出力する。 詳しくは、検出器１０は、セルＸ₁〜Ｘ₄が表２に示す４組の４ビットシーケン スを構成しているか否かを判定し、その判定に基づいて第１の制御信号を出力端 子Ｏ₁から出力する。セルＸ₁〜Ｘ₄に格納された２つの２ビットソースワードが 、表２の左欄に示す組合せのいずれかに該当する場合、論理回路ＬＣは、それぞ れの組合せに変形エンコード処理を施し、すなわち、それぞれ組合せを表２の右 欄に示すようなビット列に変換する。 この表２から明らかなように、上述したような２つの２ビットワードの組合せ に対し通常のエンコード処理を施した場合、ｄ＝１の制約が満たされない。そこ で、論理回路ＬＣは、表２の左欄に示す２つの２ビットソースワードの組合せに 対しては、変形エンコード処理を施し、表２の右欄に示すような２つの３ビット チャンネルワードを生成する。これにより、表２からも明らかなように、ｄ＝１ の制約が充足される。なお、この変形エンコード処理により得られるチャンネル ワードもパリティを維持している。さらに、２個の２ビットワードのうちの一方 の２ビットワード、表２に示す例では第２番目の２ビットソースワードは、表１ に示す３ビットワードのいずれにも属さない３ビットチャンネルワードに変換さ れる。受信側は、表１に示す４つの３ビットチャンネルワードのいずれにも属さ ない３ビットワードを検出し、この場合、表２に示す変形エンコード処理の逆の 変換処理を実行する。 表２に基づく変形エンコード処理により得られた２つの３ビットワードからな るブロックは、論理回路ＬＣの出力端子Ｏ₁〜Ｏ₆から シフトレジスタ４のセルＹ₁〜Ｙ₆に供給される。 このように、２つの２ビットソースワードを２つの３ビットチャンネルワード に変換する変形エンコード処理が実行された後、シフトレジスタ２は、左方向に ４つシフトされ、シフトレジスタ４は、左方向に６つシフトされる。シフトレジ スタ２を左方向に４つシフトすることにより、シフトレジスタ２において、すな わちこのエンコーダにおいて新たな変換処理が可能となる。シフトレジスタ４を 右方向に６つシフトすることにより。２つの３ビットチャンネルワードがシフト レジスタ４の出力端子６から出力される。 （ｄ，ｋ）シーケンスにおけるｋの制約とは、チャンネル信号において、２つ の１の間に最大ｋ個までの０の存在を許すものである。 通常のエンコード処理では、３つの連続する２ビットソースワードの変換によ りｋの制約が充足されない場合がある。 例えば、入力される３つの２ビットソースワードが「11 11 11」である場合、 通常のエンコード処理では、「000 000 000」といった３つの３ビットチャンネ ルワードが出力される。（ｄ，ｋ）シーケンスにおいてｋが６，７又は８である 場合、上述のような３つの３ビットチャンネルワードからなる組合せは許されな い。 また、３つの２ビットソースワードが「11 11 10」である場合、通常のエンコ ード処理では「000 000 001」といった３つの３ビットチャンネルワードが出力 される。このような３つの３ビットチャンネルワードは、ｋ＝６又はｋ＝７の制 約を満たしていない。さらに、この３つの３ビットチャンネルワードが０で終わ るチャンネルワードに後続する場合、ｋ＝８とする制約も満たされない。さらに 、最終ビットが１である組合せの後に１で始まる３ビットチャンネルワ ードが後続する場合、ｄ＝１の制約が充足されないこととなる。また、ソースワ ードの「01 11 11」といったシーケンスについても同様のことが言える。 また、ソースワードのシーケンス「01 11 10」に通常のエンコード処理を施す と、３つの３ビットチャンネルワード「100 000 001」が出力される。このよう な組合せは、上述の理由によりｄ＝１の制約に違反する畏れがある。 したがって、上述のような組合せを検出して、エンコード処理を改良する必要 がある。そこで、図１に示すエンコーダは、２ビットソースワードを３ビットソ ースワードに変換する「通常の」エンコード処理、表２を用いた変形エンコード 処理に加えて、さらに上述したような組合せを検出し、チャンネル信号における ｋの制約を充足するための第２の変形エンコード処理を実行する。 シフトレジスタ２のセルＸ₁〜Ｘ₆の出力端子は、検出器１０の対応する入力端 子に接続されており、検出器１０は、ソース信号のシリアルビットストリームに おいて、上述したエンコード処理を行った場合、ｋの制約が充足されない部分を 検出し、この検出に基づいて出力端子Ｏ₂から第２の制御信号を出力する。 詳しくは、検出器１０は、セルＸ₁〜Ｘ₆に格納された６ビットシーケンスが表 ３の右欄に示す６ビットシーケンスのいずれかに該当するか否かを判定し、この 判定に基づいて出力端子Ｏ₂から第２の制御信号を出力する。 ６つのセルＸ₁〜Ｘ₆に格納された３個の２ビットソースワードの組合せが表３ の左欄に示す組合せに一致することを検出器１０が検出すると、論理回路ＬＣは 、表３に示すテーブルに基づく変換処理 を行う。 論理回路ＬＣは、表３の左欄に示す３個の２ビットソースワードに対して第２ の変形エンコード処理を施し、表３の右欄に示す３個の３ビットチャンネルワー ドを生成する。この表３に示す変形エンコード処理により、チャンネル信号は、 ｋ＝８の制約を充足する。この変形処理を施しても、チャンネル信号はパリティ を維持している。すなわち、３個の２ビットソースワードに含まれる１の数が奇 数（偶数）であれば、この変換処理により得られる３個の３ビットチャンネルワ ードにおける１の数も奇数（偶数）となる。さらに、３個の２ビットソースワー ドにおける２個の２ビットソースワード、この場合、第２番目及び第３番目の２ ビットソースワードは、表１に示す３ビットチャンネルワードのいずれにも該当 しない３ビットワードに変換される。受信側は、表１に示す３ビットワードのい ずれにも属さない３ビットワードがチャンネルワードシーケンスにおいて２つ連 続して存在していることを検出し、この検出により、表３に基づくエンコード処 理の逆変換処理を行う。 表３に基づくエンコード処理により得られる３個の３ビットチャンネルワード における各ビットは、論理回路ＬＣの出力端子ｏ₁〜ｏ₉から出力され、シフトレ ジスタ４の９つのセルＹ₁〜Ｙ₉にそれぞれ供給される。 論理回路ＬＣによる３個の２ビットソースワードから３個の３ビットチャンネ ルワードへの変換処理が実行された後、シフトレジスタ２は、左方向に６つシフ トされ、シフトレジスタ４は、左方向に９つシフトされる。シフトレジスタ２を 左方向に６つシフトすることにより、シフトレジスタ２は、すなわちこのエンコ ーダは次の処理を準備する。シフトレジスタ４を左方向に９つシフトすることに より、３つの３ビットチャンネルワードが出力端子６から出力される。 さらに、ソース信号のエンコード処理では、チャンネル信号における繰り返し 最小トランジションランレングスを制限する必要がある。繰り返し最小トランジ ションランレングスとは、０１間のトランジションが連続するシーケンスの長さ に対する制約であり、例えばｄ＝１の制約が存在する場合、「01010101010」と いったシーケンスである。例えば、ビットシーケンス「00 01 00 01」は、表２ を用いた変形変換処理により「101 010 101 010」に変換される。同様に、ビッ トシーケンス「10 01 00 01」は、表２を用いた変形エンコード処理により、「0 01 010 101 010」に変換される。このようなシーケンスにより受信側におけるビ ット検出処理の精度は劣化する。したがって、０１の連続に対する制約が必要と なる。 シフトレジスタ２のセルＸ₁〜Ｘ₈の出力端子は、検出器１０の対応する入力端 子に接続されており、検出器１０は、ソース信号のビ ットストリームにおいて、通常のエンコード処理を行った場合、繰り返し最小ト ランジションランレングスの制限に違反する部分を検出し、この検出に基づいて 出力端子Ｏ₃から第３の制御信号を出力する。 詳しくは、検出器１０は、セルＸ₁〜Ｘ₈に格納されたビット列が表４に示す８ ビットシーケンスのいずれかに該当するか否かを判定し、この判定に基づいて第 ３の制御信号を出力端子Ｏ₃から出力する。 ８つのセルＸ₁〜Ｘ₈に格納された４個の２ビットソースワードの組合せが表４ の左欄に示す組合せに一致することを検出器１０が検出すると、論理回路ＬＣは 、表４に示すテーブルに基づく変換エンコード処理を行い、表４の右欄に示すよ うな１２ビットのビットストリームを生成する。 この変形エンコード処理によって得られるチャンネルワードもパリティを維持 している。 なお、チャンネルワードを示すビットストリームはＮＲＺＩ（non-return to zero-inverse）変調により変調されており、すなわち、「１」に応じて磁気記録 媒体に記録される記録信号が反転される。 上述の実施例では、検出器１０は、ソースワードから変形エンコード処理が必 要な状態を検出する。なお、同様な検出処理をチャンネルワードに基づいて行う こともできる。この手法は、米国特許第５，４７７，２２２号に開示された構成 を利用して実現できる。 表１に示すテーブルに基づいて生成されるチャンネルワードから、変形エンコ ード処理が必要な状態を検出するエンコーダの構成例を図２に示す。 図２に示すエンコーダは、検出器１０’を備え、検出器１０’は、論理回路Ｌ Ｃ’が表１に示すテーブルに基づくエンコード処理により生成した連続する４個 の３ビットチャンネルワードのビット列が入力される１２個の入力端子を備えて いる。検出器１０’は、通常のエンコード処理により得られた、論理回路ＬＣ’ の出力端子ｏ₁〜ｏ₆における２個の３ビットチャンネルワードが、表２の中央の 欄に示す通常の変換処理により得られる４個の６ビットシーケンスのうちのいず れかに該当するか否かを判定する。論理回路ＬＣ’から出力されたチャンネルワ ードが表２の中央の欄に示す６ビットシーケンスのいずれかに該当する場合、検 出器１０’は、出力端子１２から切換信号を出力するとともに、出力端子１２’ からアドレス信号ＡＤを出力する。切換信号は、シフトレジスタ４’の入力端子 ４５に供給される。一方アドレス信号ＡＤは、ＲＯＭ４７のアドレス信号入力端 子４６に供給される。この場合、検出器１０’が生成するアドレス信号ＡＤは、 ＡＤ１〜ＡＤ４の４種類であり、これらＡＤ１〜ＡＤ４は、表２の中央欄に示す ４つの６ビットシーケンスのそれぞれに対応している。例えば、アドレス信号Ａ Ｄ１は、検出器１０’がシーケンス「101101」を検出した場合に生成され、アド レス 信号ＡＤ４は、検出器１０’がシーケンス「001100」を検出した場合に生成され る。ＲＯＭ４７には、表２の右欄に示す６ビットシーケンスが格納されている。 ＲＯＭ４７にアドレス信号ＡＤ１が入力されると、ＲＯＭ４７は、出力端子ｏ₁ 〜ｏ₆を介して６ビットシーケンス「100 010」を出力する。また、ＲＯＭ４７に アドレス信号ＡＤ２が入力された場合、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₆を介し て６ビットシーケンス「101 010」を出力する。ＲＯＭ４７にアドレス信号ＡＤ ３が入力された場合、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₆を介して６ビットシーケ ンス「000 010」を出力する。ＲＯＭ４７にアドレス信号ＡＤ４が入力された場 合、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₆を介して６ビットシーケンス「001 010」 を出力する。シフトレジスタ４’の各セルＹ₁〜Ｙ₁₂は、それぞれ２つの入力端 子を備え、これら入力端子の一方は、論理回路ＬＣ’の対応する出力端子に接続 されており、他方の端子は、ＲＯＭ４７の対応する出力端子に接続されている。 シフトレジスタ４’の入力端子４５に切換信号が入力されると、シフトレジスタ ４’は、入力端子をＲＯＭ４７に接続された入力端子に切り換え、セルの内容を 左方向に６つシフトさせる。これにより、変形エンコード処理により得られた６ ビットシーケンスが出力端子８を介して出力される。 また、検出器１０’は、通常のエンコード処理により得られた、論理回路ＬＣ ’の出力端子ｏ₁〜ｏ₉における３個の３ビットチャンネルワードが、表３の中央 の欄に示す通常のエンコード処理により得られる４つの９ビットシーケンスのう ちのいずれかに該当するか否かを判定する。論理回路ＬＣ’から出力されたチャ ンネルワードが表３の中央の欄に示す９ビットシーケンスのいずれかに該当する 場合、検出器１０’は、出力端子１２から切換信号を出力するとともに、出力端 子１２’からアドレス信号ＡＤを出力する。切換信号は、シフトレジスタ４’の 入力端子４５に供給される。一方アドレス信号ＡＤは、ＲＯＭ４７のアドレス信 号入力端子４６に供給される。この場合、検出器１０’が生成するアドレス信号 は、ＡＤ５〜ＡＤ８の４種類であり、これらＡＤ５〜ＡＤ８は、表３の中央欄に 示す４個の９ビットシーケンスのそれぞれに対応している。例えば、アドレス信 号ＡＤ５は、検出器１０’がシーケンス「000 000 000」を検出した場合に生成 され、アドレス信号ＡＤ８は、検出器１０’がシーケンス「100 000 000」を検 出した場合に生成される。ＲＯＭ４７には、表３の右欄に示す９ビットシーケン スが格納されている。ＲＯＭ４７にアドレス信号ＡＤ５が入力されると、ＲＯＭ ４７は、出力端子ｏ₁〜ｏ₉を介して９ビットシーケンス「000 010 010」を出力 する。また、ＲＯＭ４７にアドレス信号ＡＤ６が入力された場合、ＲＯＭ４７は 出力端子ｏ₁〜ｏ₉を介して６ビットシーケンス「001 010 010」を出力する。Ｒ ＯＭ４７にアドレス信号ＡＤ７が入力された場合、ＲＯＭ４７は、出力端子ｏ₁ 〜ｏ₉を介して９ビットシーケンス「101 010 010」を出力する。ＲＯＭ４７にア ドレス信号ＡＤ８が入力された場合、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₉を介して ９ビットシーケンス「100 010 010」を出力する。 シフトレジスタ４’の入力端子４５に切換信号が入力されると、シフトレジス タ４’は、入力端子をＲＯＭ４７に接続された入力端子に切り換え、セルの内容 を左方向に９つシフトさせる。これにより、変形エンコード処理処理により得ら れた９ビットシーケンスが出力端子８を介して出力される。 検出器１０’は、通常のエンコード処理により得られた、論理回路ＬＣ’の出 力端子ｏ₁〜ｏ₁₂における４個の３ビットチャンネルワードが「101 010 101 010 」又は「001 010 101 010」に該当するか否かを判定する。このような１２ビッ トシーケンスが検出された場合、検出器１０’は、出力端子１２から切換信号を 出力するとともに、出力端子１２’からアドレス信号ＡＤを出力する。切換信号 は、シフトレジスタ４’の入力端子４５に供給される。一方アドレス信号ＡＤは 、ＲＯＭ４７のアドレス信号入力端子４６に供給される。この場合、検出器１０ ’が生成するアドレス信号は、ＡＤ９，ＡＤ１０の２つであり、このＡＤ９及び ＡＤ１０は、上述した２つの１２ビットシーケンスのそれぞれに対応している。 例えば、アドレス信号ＡＤ９は、検出器１０’がシーケンス「101 010 101 010 」を検出した場合に生成され、アドレス信号ＡＤ１０は、検出器１０’がシーケ ンス「001 010 101 010」を検出した場合に生成される。ＲＯＭ４７には、表４ の右欄に示す１２ビットシーケンスが格納されている。ＲＯＭ４７にアドレス信 号ＡＤ９が入力されると、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₁₂を介して１２ビッ トシーケンス「100 010 010 010」を出力する。また、ＲＯＭ４７にアドレス信 号ＡＤ１０が入力された場合、ＲＯＭ４７は、出力端子ｏ₁〜ｏ₁₂を介して１２ ビットシーケンス「000 010 010 010」を出力する。 シフトレジスタ４’の入力端子４５に切換信号が入力されると、シフトレジス タ４’は、入力端子をＲＯＭ４７に接続された入力端子に切り換えた後、セルの 内容を左方向に１２個シフトさせる。これにより、この変形エンコーディング処 理により得られた１２ビットシーケンスが出力端子８を介して出力される。 通常の状態では、すなわちいずれの制約も充足されている場合、表１に示す変 換テーブルに基づく通常のエンコード処理が実行される。この場合、切換信号は 生成されず、したがってシフトレジスタは、論理回路ＬＣ’側の入力端子を用い て論理回路ＬＣ’からビット列を受信する。 上述からも明らかなように、２ビットのソースワードを他の規則に則って３ビ ットのチャンネルワードに変換することもできる。このような変換規則を表４〜 表６に示す。 これらの変換規則に基づく２ビットソースワードから３ビットチャンネルワー ドへのエンコード処理は、上述した手法と同様な手法により実現することができ る。 図１に示すエンコーダの変形例を図３に示す。図３に示すエンコーダは、ｋを より小さくした、具体的にはｋ＝７としたｋの制約を充足するチャンネル信号を 生成する。図３に示すエンコーダでは、シフトレジスタ７０が追加されている。 シフトレジスタ７０は、３つの格納部70.1、70.2、70.3と、シフトレジスタ４の 出力端子６に接続された入力端子７２と、それぞれ格納部70.1、70.2、70.3に対 応する出力端子74.1、74.2、74.3を備える。さらに、このエンコーダは、第２の 検出器７６備え、第２検出器７６は、シフトレジスタ７０の出力端子74.1、74.2 、74.3に接続された入力端子78.1、78.2、78.3と、出力端子８２とを備える。シ フトレジスタ７０の出力端子74.1は、論理回路ＬＣｍの制御入力端子ｃ₅にも接 続されている。また、第２の検出器７６の出力端子８２は、論理回路ＬＣｍの制 御入力端子ｃ₄に接続されている。さらに、このエンコーダは、図１に示 す検出器１０に若干の変更を加えた第１の検出器８０を備えている。 １つの２ビットソースワードから１つの３ビットチャンネルワードへの変換、 ２つの２ビットソースワードから２つの３ビットチャンネルワードへの変換、及 び３つの２ビットソースワードから３つの３ビットチャンネルへの変換処理に関 しては、このエンコーダは図１に示すエンコーダと同様の処理を行う。 この実施例では、ソース信号内に発生する特定の８ビットシーケンスに対して 特別な変形エンコード処理を施す。検出器８０は、表２に示す４ビットシーケン ス及び表３に示す６ビットシーケンスを検出するとともに（この処理については 、図１に示す実施例と同様である。）、下記の表７に示す８ビットシーケンスを 検出する。この８ビットシーケンスを検出すると、検出器８０は、出力端子Ｏ₃ から制御信号を出力する。この制御信号は論理回路ＬＣｍの制御入力端子ｃ₃に 入力される。 シフトレジスタ７０は、生成されたチャンネル信号の末尾の３ビットをそれぞ れ格納部70.1、70.2、70.3に格納する。格納部70.1には、このチャンネル信号の 末尾ビットが格納される。０又は１のいずれかの値をとるチャンネル信号の末尾 ビットは、論理回路ＬＣｍを制御するための制御信号として使用され、この制御 信号は、論理回路ＬＣｍの制御入力端子ｃ₅に入力される。また、第２の検出器 ７６は、シフトレジスタ７０の格納部70.1、70.2、70.3にビットシーケンス「01 0」が格納された場合、これを検出し、出力端子８６から制御信号を出力する。 この制御信号は、論理回路ＬＣｍの制御入力端子ｃ₄に供給される。 論理回路ＬＣｍは、制御入力端子ｃ₃に制御信号が入力されると、 制御入力端子ｃ₄、ｃ₅に入力された制御信号が０を示しているか１を示している かにかかわらず、表７に示す変換テーブルに基づいて、８ビットシーケンス「00 01 00 01」を対応する１２ビットシーケンス「100 010 010 010」に変換する。 また、論理回路ＬＣｍは、制御入力端子ｃ₅に入力される制御信号が０である場 合、８ビットシーケンス「10 01 00 01」を１２ビットシーケンス「100 000 010 010」に変換し、制御入力端子ｃ₅に入力される制御信号が１である場合、８ビ ットシーケンス「10 01 00 01」を１２ビットシーケンス「000010 010 010」に 変換する。論理回路の入力端子ｉ₁〜ｉ₈に入力された８ビットシーケンスが「11 10 00 00」である場合、検出器８０は、出力端子ｏ₃から制御信号を出力する。 さらに、シフトレジスタ７０の内容が３ビットシーケンス「010」である場合、 第２の検出器７６は、出力端子８２から制御信号を出力する。これら２つの制御 信号が供給されると、論理回路ＬＣｍは、表７に示すように、この８ビットシー ケンスを１２ビットシーケンス「000 001 010 010」に変換する。論理回路ＬＣ ｍの入力端子ｉ₁〜ｉ₈に入力された８ビットシーケンスが「11 10 00 10」であ る場合、検出器８０は、出力端子ｏ₃から制御信号を出力する。このとき、シフ トレジスタ７０の内容が３ビットシーケンス「010」である場合、第２の検出器 ７６は、出力端子８２から制御信号を出力する。これら制御信号が供給されると 、論理回路ＬＣｍは、表７に示すように、この８ビットシーケンスを１２ビット シーケンス「100 001 010 010」に変換する。論理回路ＬＣｍの入力端子ｉ₁〜１₈ に入力された８ビットシーケンスが「11 10 00 01」である場合、検出器８０は 、出力端子ｏ₃から制御信号を出力する。このとき、シフトレジスタ７０の内容 が３ビット シーケンス「010」である場合、第２の検出器７６は、出力端子８２から制御信 号を出力する。これら制御信号が供給されると、論理回路ＬＣｍは、表７に示す ように、この８ビットシーケンスを１２ビットシーケンス「001 010 010 010」 に変換する。論理回路ＬＣｍの入力端子ｉ₁〜１₈に入力された８ビットシーケン スが「11 10 00 11」である場合、検出器８０は、出力端子ｏ₃から制御信号を出 力する。このとき、シフトレジスタ７０の内容が３ビットシーケンス「010」で ある場合、第２の検出器７６は、出力端子８２から制御信号を出力する。これら 制御信号が供給されると、論理回路ＬＣｍは、表７に示すように、この８ビット シーケンスを１２ビットシーケンス「101 010 010 010」に変換する。 このような変換処理により、チャンネル信号はｋ＝７の制約を充足するものと なり、繰り返し最小トランジションランレングスは、６に制限される。 図４に示すエンコーダは、図２に示すエンコーダを変形し、表７に示す変換処 理を実行できるようにしたものである。この実施例では、図２に示すエンコーダ にシフトレジスタ７０及び第２の検出器７６を追加している。第２の検出器７６ 及びシフトレジスタ７０は、それぞれ制御信号をＲＯＭ４７’の制御入力端子ｃ₄ ，ｃ₅に供給する。この図４に示すエンコーダの処理については、図２に示す実 施例の説明及び上述した８ビットシーケンスに対する変形処理に基づいて、当業 者が容易に理解できるものであるため、ここでは詳細には説明しない。 上述した各エンコーダは、シリアルデータストリームにおいて、極性変換を実 現するために、ｑビット毎に１ビットを挿入するエンコーディング処理に適用す ることができる。このようなエンコーディング処理を行うシステムを図５に示す 。このシステムでは、コンバータ４０と、本発明を適用したエンコーダ４１と、 １Ｔプリコーダ４２とが直列に接続されている。このようなシステムの構成は、 周知のものである。１Ｔプリコーダの出力信号は、制御信号生成器４３に入力さ れ、制御信号生成器４３は、制御信号をコンバータ４０に供給し、コンバータ４ ０において挿入するビットを０とするか１とするかを決定する。上述のエンコー ダ４１は、コンバータ４０が生成した信号の極性に対しては何ら影響を与えない ため、特に変更を加えることなく、コンバータ４０と１Ｔプリコーダ４２との間 に挿入することができる。図５に示すようなシステムにより、シリアルデータス トリームに所定の周波数のトラッキングトーンを付加したり、又はデータストリ ームの直流成分を０にしたりすることができる、さらに、エンコーダ４１に上述 したような（ｄ，ｋ）シーケンスを生成させることにより、図４に示すエンコー ダ４１から出力される信号を（ｄ，ｋ）ＲＬＬ信号とすることができる。コンバ ータ４０の具体的構成については、ベルシステムテクニカルジャーナル第５３巻 ６号第1103〜1106頁（Bell System Technical Journal,vol53，No.6,pp.1103-11 06）に記載されている。 １Ｔプリコーダの出力信号は、記録装置２１に供給され、記録装置２１は、こ の信号を記録媒体に記録する。記録媒体は、例えばテープ状磁気記録媒体２３、 又はディスク状磁気記録媒体等である。また、記録媒体を例えば光ディスク等の 光記録媒体２３’としても よい。記録装置２１は、記録ヘッド２５を備える。記録ヘッド２５は、記録媒体 が磁気記録媒体２３である場合は磁気ヘッドであり、記録媒体が光記録媒体２３ ’である場合は光学ヘッドである。 図６は、図１又は図２に示すエンコーダによりエンコーディングされたシリア ルデータストリームをデコードしてバイナリソース信号を得るためのデコーダで ある。このデコーダは、チャンネル信号を受信する入力端子５０を備え、この入 力端子５０は、１２個のセルＹ₁〜Ｙ₁₂を備えたシフトレジスタ５１の入力端子 ５６に接続されている。シフトレジスタ５１は、シリアル−パラレル変換器とし て機能し、４つの３ビットチャンネルワードを論理回路５２の入力端子ｉ₁〜ｉ_{1 2} に供給する。論理回路５２は、上述した表１〜表４に示す変換テーブルを備え ている。論理回路５２の出力端子ｏ₁〜ｏ₈は、シフトレジスタ５４のセルＸ₁〜 Ｘ₈の各入力端子に接続されている。さらにシフトレジスタ５４は、出力端子５ ７を備え、この出力端子５７は、デコーダの出力端子５５に接続されている。さ らにこのデコーダは、入力端子ｉ₁〜ｉ₉を有する検出器５３を備える。なお、図 ６では、入力端子ｉ₁〜ｉ₉を一括して符号６０として示している。検出器５３の これらの入力端子は、シフトレジスタ５１のセルＹ₄〜Ｙ₁₂の出力端子に接続さ れている。また、検出器５３は、出力端子Ｏ₁〜Ｏ₃を備え、この出力端子Ｏ₁〜 Ｏ₃は、論理回路ＬＣの制御入力端子ｃ₁〜ｃ₃にそれぞれ接続されている。検出 器５３は、以下に示すような状態を検出する。 （ａ）シフトレジスタ５１のセルＹ₄〜Ｙ₁₂に格納されたビットパターンが「010 010 010」である。 （ｂ）シフトレジスタ５１のセルＹ₄〜Ｙ₉に格納されたビットパタ ーンが「010 010」であり、セルＹ₁₀〜Ｙ₁₂に格納されたビットパターンが「010 」ではない。 （ｃ）シフトレジスタ５１のセルＹ₄〜Ｙ₆に格納されたビットパターンが「010 」であり、Ｙ₇〜Ｙ₉に格納されたビットパターンが「010」ではない。 検出器５３は、セルＹ₄〜Ｙ₁₂からビットパターン「010 010 010」を検出する と、出力端子Ｏ₁から制御信号を出力する。また、検出器５３は、セルＹ₄〜Ｙ₉ からビットパターン「010 010」を検出すると、出力端子ｏ₂から制御信号を出力 する。また、検出器５３は、セルＹ₁〜Ｙ₆からビットパターン「010」を検出す ると、出力端子Ｏ₃から制御信号を出力する。一方、セルＹ₄〜Ｙ₁₂にビットパタ ーン「010」が含まれていない場合、検出器５３は、制御信号を出力しない。 論理回路５２は、制御信号が入力されていない状態では、表１に示す変換テー ブルに基づいて、セルＹ₁〜Ｙ₃に格納された３ビットチャンネルワードを２ビッ トソースワードに変換し、これにより得られた２ビットソースワードをシフトレ ジスタ５４のセルＸ₁、Ｘ₂に格納する。また、制御入力端子ｃ₃に制御信号が入 力された場合、論理回路５２は、表２に示す変換テーブルに基づいて、セルＹ₁ 〜Ｙ₆に格納された２個の３ビットチャンネルワードを２個の２ビットソースワ ードに変換し、これにより得られた２個の２ビットソースワードをセルＸ₁〜Ｘ₄ に格納する。また、制御入力端子ｃ₂に制御信号が入力された場合、論理回路５ ２は、表３に示す変換テーブルに基づいて、セルＹ₁〜Ｙ₉に格納された３個の３ ビットチャンネルワードを３個の２ビットソースワードに変換し、これにより得 られた３ 個の２ビットソースワードをセルＸ₁〜Ｘ₆に格納する。また、制御入力端子ｃ₁ に制御信号が入力された場合、論理回路５２は、表４に示す変換テーブルに基づ いて、セルＹ₁〜Ｙ₁₂に格納された４個の３ビットチャンネルワードを４個の２ ビットソースワードに変換し、これにより得られた４個の２ビットソースワード をセルＸ₁〜Ｘ₈に格納する。 このようにして、チャンネル信号のシリアルデータストリームはソース信号の シリアルデータストリームに変換される。 入力端子５０に入力されるエンコードされた信号は、例えば、磁気記録媒体２ ３又は光記録媒体２３’に記録された信号を再生して得られた信号等である。図 ６に示すデコーダは、記録媒体のトラックから信号を読み出す読出部６２を備え 、読出部６２は、このための読出ヘッド６４を備えている。 図７は、図３又は図４に示すエンコーダにより生成されたチャンネル信号をデ コードするためのデコーダを示す図である。表７から明らかなように、表７に示 す変形エンコード処理に対応するデコード処理を実現するためには、シーケンス 「010 010 010」を検出するだけでは不十分である。したがって、検出器５３’ は、表７に示す７つの１２ビットシーケンスのそれぞれを特定することができる 。 本発明を好適な実施の形態により説明したが、上述の具体例は本発明を限定す るものではない。請求の範囲に定義した本発明の主旨から逸脱することなく上述 の実施の形態を様々に変形できることは当業者にとって明らかである。例えば、 図６に示すデコーダを変形し、検出器５３がエンコード信号からではなくデコー ド信号から種々の情報を得るような構成としてもよい。 また、上述の実施例に他の要素を追加したり、各実施例の特徴を組み合わせて 本発明を実現することもできる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 中川 俊之 オランダ エヌエル―5656 エーエー ア インドーヴェン ホルストラーン ６ (72)発明者 新福 吉秀 オランダ エヌエル―5656 エーエー ア インドーヴェン ホルストラーン ６ (72)発明者 楢原 立也 オランダ エヌエル―5656 エーエー ア インドーヴェン ホルストラーン ６ (72)発明者 中村 耕介 オランダ エヌエル―5656 エーエー ア インドーヴェン ホルストラーン ６ 【要約の続き】 コードする。さらに、このエンコード装置から得られた チャンネル信号をデコードするデコード装置を提供す る。

Claims (1)

1. 【特許請求の範囲】 １． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「０００１０００１」 からなる連続した８ビットを、「１０００１００１００１０」からなる連続した １２ビットのバイナリチャンネル信号に変換する変換手段を備えるエンコーディ ング装置。 ２． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビット のソースワードからなるブロックを、該ｐ個の連続したｎビットのソースワード からなる各ブロックのパリティを維持して、ｐ個の連続したｍビットのチャンネ ルワードからなるブロックに変換するとともに、上記バイナリソース信号のビッ トストリーム中の「１００１０００１」からなる連続した８ビットを、「０００ ０１００１００１０」からなる連続した１２ビットのバイナリチャンネル信号に 変換する変換手段を備えるエンコーディング装置。 ３． 上記変換手段は、上記バイナリソース信号のビットストリーム中の「１０ ０１０００１」からなる連続した８ビットを、直前のバイナリチャンネル信号の 最後のビットが「１」であったときには、「００００１００１００１０」からな る連続した１２ビットのバイナリチャンネル信号に変換することを特徴とする請 求の範囲第２項に記載のエンコーディング装置。 ４． 上記変換手段は、上記バイナリソース信号のビットストリーム中の「１０ ０１０００１」からなる連続した８ビットを、直前のバイナリチャンネル信号の 最後のビットが「０」であったときには、「１００００００１００１０」からな る連続した１２ビットのバイナリチャンネル信号に変換することを特徴とする請 求の範囲第３項に記載のエンコーディング装置。 ５． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置にお いて、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１１１０００００」 からなる連続した８ビットを、直前のバイナリチャンネル信号の最後の３ビット が「０１０」であったときには、「０００００１０１００１０」からなる連続し た１２ビットのバイナリチャンネル信号に変換する変換手段を備えるエンコーデ ィング装置。 ６． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１１１０００１０」 からなる連続した８ビットを、直前のバイナリチャン ネル信号の最後の３ビットが「０１０」であったときには、「１００００１０１ ００１０」からなる連続した１２ビットのバイナリチャンネル信号に変換する変 換手段を備えるエンコーディング装置。 ７． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１１１００００１」 からなる連続した８ビットを、直前のバイナリチャンネル信号の最後の３ビット が「０１０」であったときには、「００１０１００１００１０」からなる連続し た１２ビットのバイナリチャンネル信号に変換する変換手段を備えるエンコーデ ィング装置。 ８． バイナリソース信号のデータビットのストリームをｎビットのソースワー ドに分割して、バイナリチャンネル信号のデータビットのストリームにエンコー ディングするエンコーディング装置において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワ ードに変換する際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐ がｐ≧１の整数であるとき、ｐ個の連続したｎビットのソースワードからなるブ ロックを、該ｐ個の連続したｎビットのソースワードからなる各ブロックのパリ ティを維持して、ｐ個の連続したｍビットのチャンネルワードからなるブロック に変換するとともに、上記バイナリソース信号のビットストリーム中の「１１１ ０００１１」からなる連続した８ビットを、直前のバイナリチャンネル信号の最 後の３ビットが「０１０」であったときには、「１０１０１００１００１０」か らなる連続した１２ビットのバイナリチャンネル信号に変換する変換手段を備え るエンコーディング装置。 ９． ｍ＝ｎ＋１であることを特徴とする請求の範囲第１項乃至第８項のいずれ か１項に記載のエンコーディング装置。 １０． ｎ＝２であることを特徴とする請求の範囲第９項に記載のエンコーディ ング装置。 １１． 上記変換手段は、上記ソースワードを、下記表に示す符号則に基づいて 、上記チャンネルワードに変換することを特徴とする請求の範囲第１０項に記載 のエンコーディング装置。 １２． 上記変換手段が、ｄ＝１の（ｄ、ｋ）チャンネルワード列を得るために 、２ビットのソースワードを対応する３ビットのチャンネルワードに変換する際 に、単一の２ビットのソースワードを対応する単一のチャンネルワードに変換し たときにチャンネルワードの境界において上記ｄの制約を破るソースワードのソ ース信号のビットストリームにおける位置を検出するとともに、該検出結果に応 じた制御信号を上記変換手段に供給する検出手段を備え、 上記変換手段は、上記制御信号が供給されないときには、上記単一の２ビット のソースワードを、該２ビットの各ソースワードのパリティを維持したまま、対 応する単一の３ビットのチャンネルワードに変換することを特徴とする請求の範 囲第１０項又は第１１項に記載のエンコーディング装置。 １３． 上記変換手段は、２つの連続したソースワードの変換中に上記制御信号 が供給されると、ｄ＝１の制約を維持するために、上記２つの連続した２ビット のソースワードからなるブロックを、該ソースワードのブロックの２つのソース ワードのうちの１つが上記４つのチャンネルワードＣＷ₁〜ＣＷ₄のいずれにもな らないように、 ２つの対応する３ビットのチャンネルワードからなるブロックに変換するととも に、上記２つの連続した２ビットのソースワードのパリティを維持することを特 徴とする請求の範囲第１２項に記載のエンコーディング装置。 １４． 上記変換手段は、上記２つの連続した２ビットのソースワードからなる ブロックを、下記表に示す符号則に基づいて、上記２つの連続した３ビットのチ ャンネルワードからなるブロックに変換することを特徴とする請求の範囲第１３ 項に記載のエンコーディング装置。 １５． 上記変換手段が、上記ｋは５よりも大きく、単一の２ビットのソースワ ードを単一のチャンネルワードに変換したときに上記ｋの制約を破るソースワー ドのソース信号のビットストリームにおける位置を検出するとともに、該検出結 果に応じた第２の制御信号を上記変換手段に供給する検出手段を備え、 上記変換手段は、３つの連続した２ビットのソースワードを変換中に上記第２ の制御信号が供給されると、上記３つの連続した２ビ ットのソースワードを、該３つの２ビットのソースワードからなるブロックのパ リティを維持したまま、上記対応する３つの連続した３ビットのチャンネルワー ドからなるブロックに変換するとともに、上記ｋの制約を維持するために、上記 ３つのソースワードのうちの２つを、上記４つのチャンネルワードＣＷ₁〜ＣＷ₄ のいずれでもない対応する３ビットのチャンネルワードに変換することを特徴と する請求の範囲第１３項又は第１４項に記載のエンコーディング装置。 １６． 上記変換手段は、上記３つの連続した２ビットのソースワードからなる ブロックを、下記表に示す符号則に基づいて、上記３つの連続した３ビットのチ ャンネルワードからなるブロックに変換することを特徴とする請求の範囲第１５ 項に記載のエンコーディング装置。 １７． 上記ソース信号のビットストリーム中の「０００１０００１」及び「１ ００１０００１」からなる８ビットのビット列を検出する手段と、 上記検出された８ビットのビット列の前のバイナリソース信号か ら生成された上記チャンネル信号の最後のビットの値を検出する手段とを備え、 上記変換手段は、上記８ビットのビット列を、下記表に示す符号則に基づき、 上記検出された最後のビットの値に応じて、１２ビットのビット列のチャンネル 信号に変換することを特徴とする請求の範囲第１項乃至第１６項のいずれか１項 に記載のエンコーディング装置。１８． 上記バイナリソース信号のビットストリームの８ビットのビット列を検 出する手段と、 上記検出された８ビットのビット列の前のバイナリソース信号から生成された 上記チャンネル信号の最終の３ビットが「０１０」に等しいかを検出する手段と を備え、 上記変換手段は、上記８ビットのビット列を、上記チャンネル信号の「０１０ 」の３ビットのビット列が検出されたときに、下記表に示す符号則に基づいて、 １２ビットのビット列のチャンネル信号に変換することを特徴とする請求の範囲 第１項乃至第１７項のいずれか１項に記載のエンコーディング装置。 １９． 上記変換手段は、８ビットのビット列を、上記表に基づき、ｋの制約を ７に限定するように、変換することを特徴とする請求の範囲第１８項に記載のエ ンコーディング装置。 ２０． 記録媒体上のトラックにチャンネル信号を記録する記録装置において、 上記請求の範囲第１項乃至第１９項のいずれか１項に記載のエンコーディング 装置と、 上記記録媒体上のトラックに上記チャンネル信号を書き込む書込手段とを備え る記録装置。 ２１． 上記書込手段は、上記記録媒体上のトラックに記録する前に、上記チャ ンネル信号をプリコーディングすることを特徴とする請求の範囲第２０項に記載 の記録装置。 ２２． 上記請求の範囲第２０項又は第２１項に記載の記録装置によって得られ る記録媒体。 ２３． 光記録媒体からなる請求の範囲第２２項に記載の記録媒体。 ２４． バイナリチャンネル信号のデータビットのストリームをｍビットのチャ ンネルワードに分割して、バイナリソース信号のデータビットのストリームにデ コーディングするデコーディング装置において、 ｍビットのチャンネルワードを対応するＮビットのソースワードに逆変換する 際に、上記ｎ及びｍが整数であって、ｍ＞ｎであり、変数ｐがｐ≧１の整数であ るとき、ｐ個の連続したｍビットのチャンネルワードからなるブロックを、該ｐ 個の連続したｍビットのチャンネルワードからなるブロックのパリティを維持し て、対応するｐ個の連続したｎビットのソースワードからなるブロックに逆変換 するとともに、下記表に基づいて、該表中の１２ビットのビット列の少なくとも １つを、上記バイナリソース信号の対応する８ビットのビット列に逆変換する逆 変換手段を備えるデコーディング装置。２５． 上記表に示す１２ビットのビット列を検出する検出手段を備える請求の 範囲第２４項に記載のデコーディング装置。 ２６． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「０００ １０００１」からなる連続した８ビットを、「１０００１００１００１０」から なる連続した１２ビットのバイナリチャンネル信号に変換する変換ステップを有 するエンコーディング方法。 ２７． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１００１０００１」 からなる連続した８ビットを、「００００１００１００１０」からなる連続した １２ビットのバイナリチャンネル信号に変換する変換ステップを有するエンコー ディング方法。 ２８． 上記変換ステップでは、上記バイナリソース信号のビットストリーム中 の「１００１０００１」からなる連続した８ビットを、直前のバイナリチャンネ ル信号の最後のビットが「１」であったときには、「００００１００１００１０ 」からなる連続した１２ビットのバイナリチャンネル信号に変換することを特徴 とする請求の範囲第２７項に記載のエンコーディング方法。 ２９． 上記変換ステップでは、上記バイナリソース信号のビットストリーム中 の「１００１０００１」からなる連続した８ビットを、直前のバイナリチャンネ ル信号の最後のビットが「０」であったときには、「１００００００１００１０ 」からなる連続した１２ビットのバイナリチャンネル信号に変換することを特徴 とする請求の範囲第２８項に記載のエンコーディング方法。 ３０． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「０００１０００１」 からなる連続した８ビットを、直前のバイナリチャンネル信号の最後の３ビット が「０１０」であったときには、「０００００１０１００１０」からなる連続し た１２ビットのバイナリチャンネル信号に変換する変換ステップを有するエンコ ーディング方法。 ３１． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１１１０００１０」 からなる連続した８ビットを、直前のバイナリチャンネル信号の最後の３ビット が「０１０」であったときには、「１００００１０１００１０」からなる連続し た１２ビットのバイナリチャンネル信号に変換する変換ステップを有するエンコ ーディング方法。 ３２． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットの ソースワードからなる各ブロックのパリティを維持して、ｐ個の連続したｍビッ トのチャンネルワードからなるブロックに変換するとともに、上記バイナリソー ス信号のビットストリーム中の「１１１００００１」からなる連続した８ビット を、直前のバイナリチャンネル信号の最後の３ビットが「０１０」であったとき には、「００１０１００１００１０」からなる連続した１２ビットのバイナリチ ャンネル信号に変換する変換ステップを有するエンコーディング方法。 ３３． バイナリソース信号のデータビットのストリームをｎビットのソースワ ードに分割して、バイナリチャンネル信号のデータビットのストリームにエンコ ーディングするエンコーディング方法において、 上記ｎビットのソースワードを対応するｍビットのチャンネルワードに変換す る際に、上記ｎ及びｍが整数であって、ｍ＞ｎ≧１であり、変数ｐがｐ≧１の整 数であるとき、ｐ個の連続したｎビットのソースワードからなるブロックを、該 ｐ個の連続したｎビットのソースワードからなる各ブロックのパリティを維持し て、ｐ個の連続したｍビットのチャンネルワードからなるブロックに変換すると ともに、上記バイナリソース信号のビットストリーム中の「１１１０００１１」 からなる連続した８ビットを、直前のバイナリチャンネル信号の最後の３ビット が「０１０」であったときには、「１０１０１００１００１０」からなる連続し た１２ビットのバイナリチャンネル信号に変換する変換ステップを有するエンコ ーディング方法。 ３４． 上記チャンネル信号を記録媒体上のトラックに記録するステップを有す る請求の範囲第２６項乃至第３３項にいずれか１項に記載のエンコーディング方 法。 ３５． 上記記録媒体は、光記録媒体からなることを特徴とする請求の範囲第３ ４項に記載のエンコーディング方法。 ３６． 上記記録媒体に記録する前に、上記チャンネル信号をプリコーディング するステップを有する請求の範囲第３４項又は第３５項に記載のエンコーディン グ方法。