DE3881793T2 - Digitaler demodulator. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine digitale Demodulator-Vorrichtung mit einem Detektor, der Übertragungssignale empfängt, welche unter einem Vielwert- Quadratur-Amplituden-Modulationsverfahren moduliert sind und eine Signalpunktanordnung haben, und eine Quadratur- Erfassung daran durchführt; einem Filter, der eine Wellenformbildung des Modulationssignals von dem Detektor durchführt; einem Diskriminator, der ein digitales Demodulationssignal durch Analog/Digital-Umwandlung von analogen Demodulationssignalen von dem Filter erzeugt; und einer Code-Entscheidungseinheit, welche als Eingabe aufeinanderfolgend die erzeugten digitalen Demodulationssignale empfängt und dementsprechende ursprüngliche Code-Daten reproduziert; wobei die Code- Entscheidungseinheit einen Speicher umfaßt, der auf die gleiche Art und Weise vorangeordnete Code-Daten, wie oben erwähnt, und Polaritäts-Bits P und Fehler-Bits ε der Code- Daten speichert, als Adresseingabe die oben erwähnten digitalen Demodulationssignale benutzt und dementsprechende Code-Daten ausliest, und wobei die Daten- Bits definiert sind durch Daten-Bits DI und DQ entsprechend dem I-Kanal und dem Q-Kanal nach der Quadratur-Erfassung, und wobei die Polarität-Bits P definiert sind durch Polaritäts-Bits PI und PQ entsprechend dem I- und Q-Kanal, und die Fehler-Bits ε definiert sind durch Fehler-Bits εI und εQ, entsprechend dem I- und Q-Kanal. Solch eine Vorrichtung ist bekannt aus "Trägerruckgewinnungssysteme für willkürlich zusammengestellte APK-Signale" von Matsuo et al., publiziert in IEEE Transactions on Communications, Bd. COM-30, Nr. 10, Oktober 1982, IEEE (New York).
• Die Benutzung einer Waben-Signalpunkt-Konstellation ist bekannt aus "Hexagonale Vielfach-Phasen- und -Amplituden verschiebungskodierte Signalsätze" von Simon et al., publiziert in IEEE Transactions on Communications, Bd. COM-21, Nr. 10, Oktober 1973, IEEE (New York).
• Eine Digitalisierung durch das Modulationsverfahren ist effektiv zum Verbessern der Effizienz der Frequenzausnutzung, ein fundamentaler Gesichtspunkt im Radiosystem.
• Deshalb wird das QAM (quadrature amplitude modification = Quadratur-Amplituden-Modifizierung) System benutzt, welches eine Digitalisierung relativ leicht ermöglicht. Bezüglich des Modulationspegels gibt es eine Tendenz, Vielfachwerte von 4-Wert bis 16-Wert und 16-Wert bis 64- Wert und weiterhin 256-Wert zu benutzen.
• Jedoch wird die Benutzung von Vielfachwerten begleitet von einem bemerkenswerten Anstieg in der Übertragungsleistung zum Gewährleisten des notwendigen Signalempfangspegels. Weiterhin verursacht dieses Anwachsen in der Übertragungsleistung eine Interferenz mit benachbarten Übertragungsleistungen und neue Probleme im Feld der Sicherstellung von Leistung in den Radiostationen.
• Fig. 1 zeigt die Signalpunktanordnung eines allgemeinen QAM-Systems, wobei die horizontale Achse den I-Kanal (In- Phase) und die vertikale Achse den Q-Kanal (Quadratur- Phase) zeigt. Es sei bemerkt, daß in der Figur ein Beispiel gezeigt ist von einer 64-Wert-QAM. Die Signalpunkte beinhalten drei Bits des I-Kanals (2³ = 8 Pegel) und drei Bits des Q-Kanals (2³ = 8 Pegel), insgesamt 64 (= 8 x 8). Wie in der Figur gezeigt, ist das allgemeine QAM-System eine sog. orthogonale Gitterstruktur.
• Um die Übertragungsleistung bei einem Modulationssystem mit einer Signalpunktanordnung mit solch einer orthogonalen Gitterstruktur zu reduzieren, sind zumindest zwei Bedingungen notwendig, nämlich (1) das Verhältnis der mittleren Leistung (Leistung erforderlich in dem Fall, in dem 64 Werte auftreten mit der gleichen Wahrscheinlichkeit wie Zufallsauftreten) zur Signalpunktdichte muß kleiner gemacht werden, und (2) das Verhältnis der mittleren Leistung und der Spitzenleistung (erzeugt an vier Ecken der quadratischen Signalpunktanordnung) muß kleiner gemacht werden. Die Wabenstruktur wurde vorgeschlagen mit diesem gedanklichen Konzept.
• Fig. 2 zeigt eine Signalpunktanordnung in einem Modulationssystem mit einer Wabenstruktur. Die horizontale Achse und vertikale Achse haben die gleichen Bedeutungen wie in Fig. 1. Weiterhin gibt es ebenfalls 64 Signalpunkte. Mit solch einer Wabenstruktur wird der Abstand zwischen benachbarten Signalpunkten vollständig der gleiche und die Bedingungen des oben erwähnten Punkt (1) werden erfüllt. Weiterhin wird die äußere Peripherie der Wabenstruktur ebenfalls ähnlich der eines Kreises (in der Fig. ein Hexagon), so daß die oben erwähnte Beziehung (2) erfüllt ist. Wie gezeigt, ist die Wabenstruktur eine effektive Einrichtung zum Unterdrücken des Anwachsens in der Übertragungsleistung bei der Umwandlung auf Vielfachwerte.
• Fig. 3 zeigt den grundlegenden Aufbau einer digitalen Modulationsvorrichtung der vorliegenden Erfindung. Die digitale Demodulationsvorrichtung 10 ist versehen mit einem Detektor 11, welcher das Übertragungssignal Sin moduliert durch das Vielwert-QAM-Verfahren mit einer Wabenstruktur-Signalpunktanordnung empfängt und Quadratur- Erfassung daran durchführt, einem Filter 12, der Wellenformbilden an der Ausgabe durchführt; und einen Diskriminator 13, welcher ein digitales Demodulationssignal durch A/D-Wandlung der Ausgabe durchführt. Weiterhin ist sie versehen mit einer Code- Entscheidungseinheit, welche das Wabenstruktur-modulierte Signal dekodiert und reproduziert und unter Benutzung davon die Original-Codedaten DI und DQ reproduziert.
• Bei dem oben erwähnten QAM-Verfahren ist auf der Demodulationsseite die digitale Demodulationssignal- Ausgabe von dem Diskriminiator, der den A/D-Wandler umfaßt, angepaßt auf die Signalpunktanordnung mit der orthogonalen Gitterstruktur, so wie sie ist, und genauso die Hardware zum Reproduzieren der Code-Daten, d.h. die Code-Entscheidungseinheit (14 in Fig. 3) ist extrem einfach in ihrem Aufbau.
• Bei einem Modulationsverfahren mit einer Wabenstruktur- Signalpunktanordnung jedoch können die ursprünglichen Code-Daten nicht reproduziert werden, ohne Durchschleusen des digitalen Demodulationssignals von dem A/D-Wandler durch eine spezielle Code-Entscheidungseinheit. Zur gegenwärtigen Zeit jedoch ist keine geeignete Einrichtung vorgeschlagen worden zum Realisieren dieser in einfacher und billiger Form, und es gibt ein Problem insofern, als daß ein Wabenverfahren-Datenübertragungs und -Empfangssystem nicht leicht realisiert werden kann.
• Aufgabe der vorliegenden Erfindung ist es, eine praktische digitale Demodulationsvorrichtung zu schaffen, welche einfach und billig die oben erwähnte spezielle Code- Entscheidungseinheit realisiert.
• Erfindungsgemäß wird die obige Aufgabe gelöst durch eine digitale Demodulatorvorrichtung des oben definierten Oberbegriffs, welche dadurch gekennzeichnet ist, daß:
• die Signalpunktanordnung eine Wabenstruktur hat;
• der Speicher besteht aus einer Diskriminator-Einrichtung, einem Signal-Entscheidungsspeicher und einem Untersignal- Entscheidungsspeicher;
• die Diskriminator-Einrichtung darauf ausgelegt ist, den Diskriminationsbereich aller Signalpunkte in Reihen und Spalten zu teilen, um so die hexagonalen Signalpunkt- Diskriminationsbereiche, welche die Wabenstruktur bilden, in rechteckige erste und zweite Bereiche und dreieckige erste, zweite, dritte und vierte Bereiche zu teilen und die Diskrimination von Reihenzahlen und Spaltenzahlen, basierend auf dem digitalen Demodulationssignal, durchzuführen;
• der Untersignal-Entscheidungsspeicher darauf ausgelegt ist zu entscheiden, ob der dreieckige erste, zweite, dritte und vierte Bereich die Oberseite oder die Unterseite des rechtwinkligen Bereiches, bestehend aus dem Schnitt der Reihen und Spalten, sind; und
• der Signal-Entscheidungsspeicher darauf ausgelegt ist, die Daten DI, DQ, Polaritäts-Bits PI, PQ und Fehler-Bits εI und εQ der Signalpunkte nach Reihenzahlen und Spaltenzahlen von der Diskriminator-Einrichtung und Oben/Unten- Entscheidungssignalen von dem Untersignal- Entscheidungsspeicher auszulesen.
• Die vorliegende Erfindung wird weiterhin beschrieben werden in Verbindung mit ihren Ausführungsformen mit Bezug auf die begleitende Zeichnung.
• Die Figuren zeigen im einzelnen:
• Fig. 1 die Signalpunktanordnung eines allgemeinen QAM- Verfahrens,
• Fig. 2 die Signalpunktanordnung in einem Modulationsverfahren mit einer Wabenstruktur,
• Fig. 3 die grundlegende Konstruktion einer digitalen Demodulationserfindung nach der vorliegenden Erfindung,
• Fig. 4 ein Blockdiagramm, das den prinzipiellen Aufbau einer digitalen Demodulationsvorrichtung nach der vorliegenden Erfindung zeigt,
• Fig. 5 die Anordnung in einem ROM (ROM = Read Only Memory = Lesespeicher) für einen einzelnen Signalpunkt,
• Fig. 6 in konkreter Weise eine digitale Demodulations- Vorrichtung nach der vorliegenden Erfindung,
• Fig. 7 ein Blockdiagramm einer digitalen Demodulations- Vorrichtung, versehen mit einer automatischen Verstärkungs-Steuereinrichtung,
• Fig. 8 eine Ansicht zum Erklären des Grundes, warum eine automatische Verstärkungssteuerung notwendig ist,
• Fig. 9 ein Pegeldiagramm zum Erklären des Verfahrens der Pegelerfassung, basierend auf der vorliegenden Erfindung,
• Fig. 10 ein Schaltkreisdiagramm, das ein konkretes Beispiel einer digitalen Demodulations- Vorrichtung, versehen mit einer automatischen Verstärkungs-Steuereinrichtung, zeigt,
• Fig. 11 ein Schaltkreisdiagramm, das eine Modifikation der digitalen Demodulations-Vorrichtung von Fig. 10 zeigt,
• Fig. 12 die Verstärkungs-Steuerung für einen Q-Kanal in einer wabenartigen Signalpunktanordnung,
• Fig. 13 die Verstärkungssteuerung für einen I-Kanal in einer wabenartigen Signalpunktanordnung,
• Fig. 14 ein erstes Beispiel einer digitalen Demodulations-Vorrichtung mit einem Angleicher,
• Fig. 15 ein zweites Beispiel einer digitalen Demodulations-Vorrichtung mit einem Angleicher,
• Fig. 16 den allgemeinen Aufbau eines Angleichers,
• Fig. 17 ein Beispiel eines bekannten Angleichschaltkreises,
• Fig. 18 ein Beispiel eines bekannten Abgriffkoeffizienten-Erzeugungsschaltkreises,
• Fig. 19 ein Blockdiagramm einer digitalen Demodulations- Vorrichtung, versehen mit einem automatischen DC-Versatz-Controller,
• Fig. 20 eine Ansicht zum Erklären des Grundes, warum eine DC-Versatzsteuerung notwendig ist,
• Fig. 21 ein Schaltkreisdiagramm, das ein konkretes Beispiel einer digitalen Demodulations- Vorrichtung, versehen mit einem automatischen DC-Versatz-Controller zeigt,
• Fig. 22 ein Schaltkreisdiagramm einer digitalen Demodulations-Vorrichtung, das eine Modifikation einer digitalen Demodulations-Vorrichtung von Fig. 21 zeigt,
• Fig. 23 ein Schaltkreisdiagramm einer digitalen Demodulations-Vorrichtung, versehen mit einer Trägerrückgewinnungs-Steuereinrichtung,
• Fig. 24 ein Diagramm einer Signalpunktanordnung zum Erklären der Phasenabweichung von Signalpunkten,
• Fig. 25 eine Ansicht, welche durch Schraffierung den Bereich für den I-Kanal unter der wabenartigen Modulation entsprechend dem Schraffierbereich von Fig. 24 (orthogonaler Gitter-Modus) zeigt,
• Fig. 26 eine Ansicht, welche durch Schraffieren den Bereich des Q-Kanals unter einer wabenartigen Modulation entsprechend dem Schraffierbereich von Fig. 24 (orthogonaler Gitter-Modus) zeigt,
• Fig. 27 ein Blockdiagramm eines Schaltkreises, welcher ein erstes spezielles Beispiels des ROMs 21 zeigt,
• Fig. 28 ein Zeitablaufplan, benutzt zum Erklären des Betriebs des Schaltkreises von Fig. 27,
• Fig. 29 ein Schaltkreisdiagramm, welches ein zweites spezielles Beispiel des ROMs 21 zeigt,
• Fig. 30 ein Zeitablaufplan, welcher den Betrieb des Schaltkreises von Fig. 29 zeigt,
• Fig. 31 ein prinzipielles Diagramm zum Erklären eines weiteren Beispiels des Aufbaus des ROM 21,
• Fig. 32 ein Blockdiagramm, welches die digitale Demodulations-Vorrichtung 100 mit einem speziellen Beispiel des ROMs 21 von Fig. 31 zeigt,
• Fig. 33 eine Ansicht zum Erklären der Signalpunkt- Entscheidungsgrenze durch ein 64-Wert-QAM- Verfahren, dienend als wabenartige Signalpunktanordnung,
• Fig. 34 eine Ansicht zum Erklären des Verfahrens des Unterteilens der Diskriminationsbereiche der Signalpunkte,
• Fig. 35A und 35B Ansichten zum Erklären des Verfahrens zum Erzeugen von Reihenzahlen und Spaltenzahlen,
• Fig. 36 eine Ansicht zum Erklären des Beispiels des Signalraums und einer Unteradresse,
• Fig. 37A und 37B Ansichten zum Erklären eines ersten Entscheidungsmodus und zweiten Entscheidungsmodus in einem Untersignal- Entscheidungsspeicher,
• Fig. 38 eine erklärende Ansicht zum Zeigen eines Beispiels des Verfahrens zur endgültigen Entscheidung in dem Signal-Entscheidungsspeicher 136,
• Fig. 39 eine Ansicht, welche eine erste Modifikation des ROMs 21 von Fig. 32 zeigt, und
• Fig. 40 eine Ansicht, welche eine zweite Modifikation des ROMs 21 von Fig. 32 zeigt.
• Fig. 4 ist ein Blockdiagramm, welches den prinzipiellen Aufbau einer digitalen Demodulations-Vorrichtung der vorliegenden Erfindung zeigt.
• Die digitale Demodulations-Vorrichtung 20 nach der vorliegenden Erfindung kann praktisch durch die Code- Entscheidungseinheit 14 von Fig. 3 realisiert werden und, wie illustriert, umfaßt einen Speicher (ROM oder RAM) 21, vorzugsweise ein ROM.
• Fig. 5 zeigt die Anordnung in einem ROM für einen einzelnen Signalpunkt. Der Signalpunkt ist gezeigt durch den kleinen Kreis in dem Zentrum. Die digitalen Demodulationssignale, welche in den Bereich innerhalb des leicht schraffierten Hexagons H fallen, sind alle zugeordnete Signalpunkte in (Code-Daten ). In einer Wabenstruktur ist der Signalpunkt in gleichem Abstand bezüglich aller benachbarten Signalpunkte (in dieser Figur die kleinen Kreise an den Ecken des äußersten Hexagons). Die Diskriminationsschwelle (Hexagon H) des Signalpunkts wird eine Hälfte der Abstände, die maximale Diskriminationsspanne wird erhalten, und die Fehlerrate wird klein. Da jedoch eine Diskriminationsschwelle verkippt bezüglich der I- und Q-Achse mit eingeschlossen ist wird eine Code-Entscheidung schwer. Um diese Schwierigkeit bei der vorliegenden Erfindung zu eliminieren, wird das ROM 21 eingeführt. Weiterhin wird die Anzahl von Bits des ROMs 21 erhöht, um das Herausnehmen der Fehlerbits εI und εQ zu erleichtern, was unverzichtbar für gewöhnliche Pseudo-Fehlererfassung von dem ROM 21 ist. In Fig. 5 ist zum Herausnehmen der Fehlerbits das Hexagon H weiter unterteilt (gezeigt durch eine Gruppe kleiner Quadrate). Die Teilerzahl ist 2n1/LI-1, im Intervall gezeigt in der I-Achsenrichtung, und 2n2/LQ-1, in dem Intervall gezeigt in der Q-Achsenrichtung. Hierbei ist n1 die Anzahl von Bits der I-Kanalausgabe des Diskriminators 13 (Fig. 4), n2 die Anzahl von Bits der Q- Kanalausgabe des Diskriminators 13, LI die Anzahl von Signalpunktpegeln, gesehen auf der I-Achse und LQ die Anzahl von Signalpunktpegeln, gesehen auf der Q-Achse.
• Das ROM 21 gibt ebenfalls die Polaritätsbits PI und PQ aus, welche unverzichtbar für die Entscheidung der Daten sind. Mit einem allgemeinen QAM-Verfahren, wie gezeigt in der später erwähnten Fig. 9, werden die Polaritätsbits einfach bestimmt in Übereinstimmung damit, ob der Signalpunkt oberhalb oder unterhalb des Pegels S&sub1; ist. Jedoch kann durch die wabenartige Signalpunktanordnung beispielsweise, wie klar wird aus der später erwähnten Fig. 13, die Polaritätsbits nicht einfach bestimmt werden. Das heißt, bis die Koordinaten der Signalpunkte bestimmt sind für den I-Kanal und den Q-Kanal, können die Polaritätsbits nicht erhalten werden.
• Deshalb hat man sich entschieden, die Polaritätsbits PI und PQ von dem ROM 21 ebenfalls auszulesen.
• Fig. 6 zeigt zeigt in konkreter Weise die digitale Demodulations-Vorrichtung der vorliegenden Erfindung. Die n1 und n2-Bitausgabe der A/D-Wandler 19I und 19Q sind, wie erklärt mit Bezug auf Fig. 5. weiterhin werden diese, um die Fehlerbits zu erhalten, ausgelesen von dem ROM 21 als größere (m1 und m2) Bitausgaben. Es sei bemerkt, daß die Positionen der Ausgabetore von PI, εI, PQ und εQ sich vom Fall von Fig. 4 unterscheiden, aber diese einfach wieder so genannt worden sind zur Vereinfachung des Anzeigens der Anzahl von Bits.
• Das Übertragungssignal Sin in der wabenförmigen Modulation wird einer Quadratur-Erfassung wie früher durch den Oszillator 15, das π/2-Hybrid 16 und Mischer 17I und 17Q in dem Detektor 11 unterworfen, und wird das I-Kanal- und Q-Kanal- analoge Demodulationssignal, welche Wellenumformung unterworfen werden durch die Tiefpaßfilter 18I und 18Q und umgewandelt werden in digitale Demodulationssignale durch die A/D-Wandler 19I und 19Q. Die digitalen Demodulationssignale basieren auf der wabenartigen Modulation, und so werden die ursprünglichen Code-Daten DI und DQ produziert über das ROM 21 zusammen mit PI, εI und PQ und εQ.
• Fig. 7 ist ein Blockdiagramm einer digitalen Demodulations-Vorrichtung, versehen mit einer automatischen Verstärkungs-Steuereinrichtung. Diese automatischen Verstärkungs-Steuereinrichtung führt eine effektive automatische Verstärkungssteuerung (AGC = automatic gain control = Automatische Verstärkungs- Steuerung) mit analogen Demodulationssignalen mit einer Wabenstruktur-Signalpunktanordnung durch.
• In dieser Figur ist die digitale Demodulations-Vorrichtung 30 versehen mit einem Detektor 11, welcher das Übertragungssignal Sin, moduliert durch das Vielwert-QAM- Verfahren, empfängt und eine Quadratur-Erfassung damit durchführt, einem Filter 12, welcher die Ausgabe Wellenformbildung unterwirft und ein analoges Demodulationssignal Sa überträgt, und einem Diskriminator 13, welcher ein digitales Demodulationssignal Sd durch A/D-Wandlung der Ausgabe erzeugt. Weiterhin ist sie versehen mit einem ROM 21 zum Decodieren und Reproduzieren des Modulationssignals mit der Wabenstruktur, welches benutzt wird, um die ursprünglichen Code-Daten DI und DQ zu reproduzieren. Ein automatischer Verstärkungs-Controller AGC ist vorgesehen an der Eingabeseite des Diskriminators 13, um einen Einschluß von Datenfehlern in den reproduzierten Code-Daten DI und DQ zu unterdrücken. Der Steuereingang des AGC 31 ist gegeben durch den Pegeldetektor 32. Der Pegeldetektor 32 empfängt als Eingabe die P- und ε-Bits von dem ROM 21 und gibt den Pegel aus.
• Fig. 8 ist eine Ansicht zum Erklären des Grundes, warum eine automatischen Gain-Steuerung notwendig ist. Wenn z.B. nicht der dynamische Bereich eines analogen Demodulationssignals Sa an einem bestimmten Punkt ein vorbestimmter, feststehender Bereich R&sub0; ist, wird der Diskriminator 13 nicht eine normale Diskriminieroperation durchführen, sondern wird Datenfehler erzeugen. Das heißt, der Diskriminator 13 besteht aus einem A/D-Wandler, und der dynamische Bereich, in dem dieser normalerweise arbeitet, ist auf einen feststehenden Wert eingestellt durch vorgegebene technische Spezifikationen. Deshalb kann, sogar wenn der Pegel des analogen Demodulationssignals Sa klein wird, wie gezeigt durch R&sub1; in der Figur, oder umgekehrt groß wird wie bei R&sub2;, eine normale Erfassung nicht durchgeführt werden. Deshalb wird eine Pegelerfassung durchgeführt, wie unten angedeutet, und das Signal Sa wird dem AGC zugeführt.
• Fig. 9 ist ein Pegeldiagramm zum Erklären des Verfahrens der Pegelerfassung, basierend auf der vorliegenden Erfindung. Das Pegeldiagramm der Figur jedoch ist gezeichnet, basierend auf einem allgemeinen QAM-Verfahren, moduliert durch eine Signalpunktanordnung mit einer orthogonalen Gitterstruktur. Es ist schwierig, die Pegelerfassung auszudrücken als einfaches, schrittweises Strukturpegeldiagramm unter einem Modulationsverfahren mit einer wabenartigen Signalpunktanordnung. Deshalb ist Fig. 9 nur zum Erklären des AGC benutzt. Es sei bemerkt, daß unter dem Wabenstruktur-Modulationsverfahren der vorliegenden Erfindung die notwendigen Daten entsprechend Fig. 9 von dem ROM 21 erhalten werden. Weiterhin zeigt das Diagramm die Code-Daten DI, aber gilt genauso für die Code- Daten DQ. Weiterhin ist ein Beispiel eines 256-Wert-Signals gezeigt, d.h. ein Signal mit einem I-Kanal von 4 Bits I&sub1; bis I&sub4; (16-Wert) und einem Q-Kanal von 4 Bits Q&sub1; bis Q&sub4; (16- Wert), insgesamt 256 (= 16 x 16). Diese Signalpunkte stimmen überein mit dem Signalpunkt irgendeines beliebigen Pegels in der Figur für DI. Der Schwellwert, der zeigt, in welchem Pegel sie übereinstimmen, ist gezeigt durch S&sub1; bis S&sub4; (die "1"-Seite und die "0"-Seite sind symmetrisch). Diese Pegel werden bestimmt durch den Bit- Wert ("1" und "0") der Bits I&sub1; bis I&sub4; der Daten DI. Hier ist I&sub1; ein Polaritätsbit (entsprechend PI bei der vorliegenden Erfindung), während I&sub1; bis I&sub4; den Inhalt der Originaldaten zeigen. I&sub5;, das ein Bit niedriger als I&sub4; ist, ist ein sog. Fehlerbit (entsprechend εI bei der vorliegenden Erfindung) und zeigt, ob das vierte Bit I&sub4; entweder zur "1"-Seite oder zur "0"-Seite abweicht. Normalerweise wird dieses Bit I&sub5; benutzt zur Erfassung der Pseudo-Fehlerrate. Beispielsweise drückt der Signalpunkt ' den Code (1100) aus.
• Falls jedoch der Pegel des analogen Demodulationssignals Sa groß wird bei der Polarität "1" (I&sub1; = "1"), verschieben sich die Signalpunkte einheitlich zu der Seite des Pfeils p1, und I&sub5; zeigt "1" an. Falls der Pegel von Sa groß wird bei der Polarität "0" (I&sub1; = "0"), verschieben sich die Signalpunkte einheitlich zur Seite des Pfeils p0, und I&sub5; zeigt "0" an. Falls umgekehrt der Pegel des analogen Demodulationssignals Sa klein wird bei der Polarität "1" (I&sub1; = "1"), verschieben sich die Signalpunkte einheitlich zur Seite des Pfeils q1, und I&sub5; zeigt "0" an. Falls der Pegel von Sa klein wird bei der Polarität "0" (I&sub1; = "0"), verschieben sich die Signalpunkte einheitlich zur Seite des Pfeils q0, und I&sub5; zeigt "1" an.
• Unter Berücksichtigung dieser Regularität kann die Größe des Pegels verstanden werden, wenn das Polaritätsbit PI und das Fehlerbit I&sub5; (εI) der Daten DI von dem ROM 21 herausgenommen werden und I&sub1; I&sub5; (wobei eine ausschließliche ODER-Operation ist) berechnet werden. Das heißt, wenn der Pegel groß ist, gilt
• 1 1 = 0 (1)
• oder
• 0 0 = 0 (2)
• Ein Resultat der Berechnung von "0" deutet an, daß der Pegel groß ist, so daß die Verstärkung reduziert werden muß. Wenn der Pegel klein ist, gilt
• 1 0 = 1 (3)
• 0 1 = 1 (4)
• Ein Resultat der Berechnung von "1" zeigt an, daß der Pegel klein ist, so daß die Verstärkung nicht erhöht werden muß.
• Die obige ausschließliche ODER-Operation von I&sub1; und I&sub5; sollte durchgeführt werden für alle Signalpunkte, aber wenn die Fehlerrate schlecht wird, resultiert ein sog. Augenmuster, und die Zuverlässigkeit der Signalpunkte selbst fällt. Es gibt keine Bedeutung beim Erhalten des obigen ausschließlichen ODER unter Benutzung solcher unzuverlässigen Daten, und die AGC wird ungenau. Wenn die Fehlerrate schlecht wird, wird nur der schraffierte Abschnitt B, B' von Fig. 9 (wo der Signalpegel maximal ist) oder der doppelt schraffierte Abschnitt C, C' (wo der Signalpegel minimal ist) ausgewählt und benutzt als das Fehlerbit. Egal wie schlecht die Leitungsbedingung ist, kann kein Signalpunkt existieren außerhalb von B, B' und weiterhin kein Signalpunkt existieren innerhalb von C, C', wie bemerkt wurde.
• Fig. 10 ist ein Schaltkreisdiagramm, das ein konkretes Beispiel einer digitalen Demodulations-Vorrichtung, versehen mit einer automatischen Verstärkungs- Steuereinrichtung ist. Bei der digitalen Demodulations- Vorrichtung 30 der Figur besteht der Diskriminator 13 aus den vorerwähnten A/D-Wandlern, gezeigt durch 19I und 19Q. Die Ausgaben davon, d.h. das digitale Demodulationssignal Sds, werden eingegeben an die Code-Entscheidungseinheit, bestehend aus einem ROM, um die Code-Daten DI und DQ zu erhalten.
• Wie bereits erwähnt, wird das Übertragungssignal Sin der wabenartigen Modulation orthogonaler Erfassung, wie früher durch den Oszillator 15, das π/2-Hybrid 16 und die Mischer 17I und 17Q in dem Detektor 11 unterworfen und in die I- Kanal und Q-Kanal analogen Demodulationssignale Sa geändert, dann Wellenformbildung unterworfen durch die Tiefpaßfilter 18I und 18Q und in das digitale Demodulationssignal Sd durch die vorerwähnten A/D-Wandler 19I und 19Q umgewandelt.
• Der automatische Verstärkungs-Controller 31, bestehend aus den AGC-Verstärkern 21I und 21Q, legt eine automatische Verstärkungssteuerung an die analogen Demodulationssignale Sa an. Die Verstärkung wird gesteuert durch den Pegeldetektor 32, welcher besteht aus EOR (ausschließliche ODER) Gates 22I und 22Q und Integratoren (INT) 23I und 23Q. Die EOR-Gates 22I und 22Q führen die oben erwähnte ausschließliche ODER-Operation durch und empfangen als Eingabe die Polaritätsbits PI und PQ und die Fehlerbits εI und εQ von dem ROM 21. Diese Operationen werden parallel durchgeführt durch den I-Kanal und den Q-Kanal. Die Integratoren 23I und 23Q glätten die Pegeländerungen für jedes Signal und legen dasselbe an die AGC-Verstärker 21I und 21Q an. Wenn der Pegel groß wird, wird die Ausgabe des EOR-Gates 22I (22Q) fast kontinuierlich "0". Das wird geglättet durch den Integrator 23I (23Q) und an den AGC- Verstärker 21I (21Q) weitergegeben, in dem die Verstärkung erniedrigt wird. Wenn umgekehrt die Pegel klein werden, wird die Ausgabe des EOR-Gates 22I (22Q) fast kontinuierlich "1". Das wird geglättet durch den Integrator 23I (23Q) und an den AGC-Verstärker 21I (21Q) gegeben, in dem die Verstärkung erhöht wird.
• Fig. 11 ist ein Schaltkreisddiagramm, das eine Modifikation der digitalen Demodulations-Vorrichtung von Fig. 2 zeigt. Die digitale Demodulations-Vorrichtung 40 führt selektive Steuerung in Übereinstimmung mit den Leitungsbedingungen durch. "Selektive Steuerung" bedeutet, wie oben erwähnt, daß eine AGC durchgeführt wird für alle Signalpunkte von Fig. 9, beispielsweise einer allgemeinen orthogonalen Gittermodulation, wenn die Fehlerrate gut ist, und eine AGC nur an den Signalpunkten durchgeführt wird, welche in die Bereiche B, B' und C, C' von Fig. 9 fallen, wenn die Fehlerrate schlecht ist. Im Fall der wabenartigen Modulation können die Bereiche entsprechend den obigen Bereichen B, B' und C, C' nicht sofort gefunden werden. Deshalb werden die speziellen Signalpunkte ROM 45I und ROM 45Q neuerlich vorgesehen, welche als Eingabe die Code-Daten DI und DQ und Fehlerbits εI und εQ empfangen. Es sei bemerkt, daß das ROM 45I und 45Q in dem ROM 21 integriert sein kann.
• Andererseits zeigt Bezugszeichen 41 einen Pegeldetektor, bestehend aus einem Pegeldetektor 32 von Fig. 10, zu dem neu die Auswahl- und Halteeinrichtung 42I, 43I, 44I, 42Q, 43Q und 44Q hinzugefügt worden ist. Die I-Kanalseite und die Q-Kanalseite sind die gleichen, so daß eine Erklärung nur für die Kanalseite gemacht werden wird. Ein Selektor 43I gibt normalerweise ein Zeittaktsignal CLK wie es ist, weiter, aber wenn ein Fehlersignal ERI, welches die Verschlechterung der Fehlerrate zeigt, ausgegeben wird, gibt er das Zeittaktsignal CLK durch das AND-Gate 42I weiter. Das Fehlersignal ERI kann die Ausgabe von einem Pseudo-Fehlerratendetektor sein oder kann so gemacht werden, daß erfaßt wird, ob oder ob nicht ein spezielles vorbestimmtes Muster, empfangen von einer Übertragungsseite, korrekt empfangen werden kann von der Empfangsseite.
• Das Flip-Flop 43I wird angesteuert von einem Zeittakt CLK, von einem Selektor 43I, wodurch die -Ausgabe durch den oben erwähnten Integrator 23I geglättet wird.
• Wie oben erwähnt, arbeitet das ROM 45I als Signalpunktdetektor, erfaßt nämlich beispielsweise das Auftreten eiens speziellen Signalpunktes, fallend in einen Bereich entsprechend B, B' oder C, C' von Fig. 9 unter einem allgemeinen orthogonalen Gitter-Modulator. Wenn eine Ausgabe des Signalpunktdetektors (ROM) 45I, die zeigt, daß es ein Fehlersignal ERI gibt, und ein spezielles Signalpunktsignal aufgetreten ist, treibt der Zeittakt CLK von dem Selektor 43I das Flip-Flop 44I an, nur wenn es eine Übereinstimmung mit B, B' oder C, C' gibt. Wenn es keine Übereinstimmung mit B, B' oder C, C' gibt, wird die oben erwähnte Bedingung aufrecht erhalten wie sie ist. Deshalb ist das Flip-Flop 44I vorgesehen.
• Jedoch gibt es etwas, was genauer betrachtet werden sollte bezüglich des Signalpunktdetektors 45I (ebenso für 45Q) in Fig. 11. Das ist, daß es ein Ungleichgewicht in der Anzahl von Signalpunkten gibt, die in Signalunkte B, B' oder C oder C' unter der wabenartigen Modulation fallen können. Das ist ein Problem, das unterschiedlich ist zu dem wabenartigen Modulations-Demodulationsverfahren.
• Fig. 12 zeigt die Verstärkungs-Steuerung für einen Q-Kanal in einer wabenartigen Signalpunktanordnung. Aus der Figur wird die Bedeutung des Ungleichgewichts der Anzahl von Signalpunkten klar werden. Es sei bemerkt, daß der Fall des 256-Punkte-Wert (I&sub1; bis I&sub4;) als Beispiel in der obigen Erklärung benutzt wurde, aber die Figur zu kompliziert werden würde, so daß die Figur den Fall des 64-Wert zeigt. In der Figur entsprechen die schraffierten Bereiche B, B' den B, B' des orthogonalen Gitters von Fig. 9, während die schraffierten Bereiche C, C' den C, C' des orthogonalen Gitters in Fig. 9 entsprechen. Weiterhin fallen, zählt man die Anzahl von Signalpunkten, 10 in B, B' und 16 in C, C', ein Ungleichgewicht von etwa 1 : 2. Deshalb würde, falls die Sache so belassen würde wie sie ist, eine Übersteuerung durchgeführt werden, wenn die Signalpunkte in C, C' fallen, und langfristig gesehen könnte eine geeignete AGC nicht durchgeführt werden. Um dieses Ungleichgewicht zu eliminieren, muß man geeignete Daten in dem Signalpunktdetektor 45I, d.h. dem ROM, ausdünnen und einige der Signalpunkte in C, C' ignorieren. Zum Beispiel können die Signalpunkte R, S, T und U entfernt werden aus der Steuerung.
• Umgekehrt werden in Fig. 11 die Signalpunkte V und W am nächsten zu B, B' addiert zum Steuerungsbereich. Zu diesem Zweck werden Daten entsprechend V, W in das ROM 45I eingeschrieben. Damit ist das Problem des Ungleichgewichts zwischen B, B' und C, C' eliminiert.
• Fig. 13 zeigt die Verstärkungs-Steuerung für einen I-Kanal in einer wabenartigen Signalpunktanordnung. Dasselbe Problem des Ungleichgewichts der Anzahl von Signalpunkten tritt auf. Diese Anzahl von Signalpunkten auf der B-, B'- Seite auf dem Ungleichgewicht mit der auf der C-, C'- Seite. In diesem Fall können beispielsweise U, V, W, X usw. addiert werden als Signalpunkte auf der B, B'-Seite.
• Jedoch war bei der Erklärung der oben erwähnten Fig. 5 bemerkt, daß die Polaritätsbits einfach bestimmt werden können nach der Signalpunktanordnung der Wabenstruktur, wie es klar wird aus Fig. 13. Wenn man auf Fig. 13 sieht, werden beim Bestimmen, ob das Polaritätsbit "0" oder "1" ist, wie illustriert, die Grenzen zickzackförmig, und eine einfache Bestimmung wird unmöglich.
• Fig. 14 zeigt ein erstes Beispiel einer digitalen Demodulations-Vorrichtung mit einem Angleicher. Die Figur zeigt die Benutzung der Polaritätsbits PI und PQ und der Fehlerbits εI und εQ von dem ROM 21 als Angleich- Steuerparameter eines Angleichers. Aufgrund der Unbequemlichkeit in der Illustrierung sind die Ausgaben von PI, εI und die Ausgaben von PQ und εQ getrennt angeordnet im Gegensatz zur vorher erwähnten Illustration.
• Im allgemeinen ist ein Angleicher εQL essentiell für einen Schaltkreis, der empfindlich gegenüber Fading und dergleichen ist. Unter Benutzung der Polaritätsbits PI und PQ und der Fehlerbits εI und εQ des digitalen Demodulationssignals als Angleich-Steuerparameter ändert er die Abgriffkoeffizienten des Transversalfilters in adaptiver Art und reproduziert eine normale Wellenform.
• Fig. 15 zeigt ein zweites Beispiel einer digitalen Demodulations-Vorrichtung mit einem Angleicher. Während Fig. 14 einen Analogangleicher 51 zeigt, ist ein digitaler Angleicher 61 in Fig. 15 gezeigt. In diesem Fall sind die Analog/Digital-(A/D)-Wandler 19I, 19Q an gegenüberliegenden Seiten von Fig. 14 plaziert. Im allgemeinen leidet der Digitalangleicher 61 unter kleinerer Abschwächung im Vergleich zum Analogangleicher 51.
• Fig. 16 zeigt den allgemeinen Aufbau eines Angleichers. Vier Typen von Angleichern (PI, εI; PQ, εI; PI, εQ; und PQ, εQ) sind gezeigt. Die Schaltkreise PI, εI und PQ, εQ arbeiten gegen die Zwischensymbol-Interferenz in demselben Kanal, während die Schaltkreise PI, εQ und PQ, εI gegen die Zwischensymbol-Interferenz unter den Kanälen arbeiten.
• Fig. 17 zeigt ein Beispiel eines bekannten Angleichschaltkreises. "T" zeigt eine Verzögerungseinheit, "X" eine Multipliziereinheit, "C&submin;&sub2;, C&submin;&sub1;, ...C&sub2;" Abgriff- Koeffizienten und "+" einen Addierer. Diese können analog oder digital im Format sein und sind beide weit verbreitet.
• Fig. 18 zeigt ein Beispiel eines bekannten, Abgriff- Koeffizienten erzeugenden Schaltkreis. EOR ist ein ausschließliches ODER-Gate, FF ein Flip-Flop und INT ein Integrator. Es sei bemerkt, daß die Eingabe P und ε, PI oder PQ und εI oder εQ entsprechend denen der Angleichschaltkreise 71 bis 74 von Fig. 16 wählen.
• Fig. 19 ist ein Blockdiagramm einer digitalen Demodulations-Vorrichtung, versehen mit einem automatischen DC-Versatz-Controller. In der Figur ist die digitale Demodulations-Vorrichtung 70 versehen mit einem Detektor 11, der das Übertragungssignal Sin moduliert durch das Vielwert-QAM-Verfahren mit einer Signalpunktanordnung mit wabenartiger Struktur empfängt, und daran Quadratur- Erfassung durchführt, einem Filter 12, der die Ausgabe Wellenformbildung unterwirft und ein analoges Demodulationssignal Sa überträgt und einem Diskriminator 13, der ein digitales Demodulationssignal Sa durch A/D- Umwandlung der Ausgabe erzeugt.
• Weiterhin ist sie versehen mit einem ROM 21 zum Dekodieren und Reproduzieren des Modulationssignals mit der wabenartigen Struktur, welches benutzt wird, um die ursprünglichen Code-Daten DI und DQ zu reproduzieren. Ein automatische Versatz-Controller (AOC) 71 ist vorgesehen auf der Eingabeseite des Diskriminators 13. Die Steuereingabe des AOC 71 ist gegeben durch einen Versatzdetektor 72, der als Eingabe ε Bits von dem ROM 21 empfängt und den Versatz erfaßt.
• Fig. 20 ist eine Ansicht zum Erklären des Grundes, warum eine DC-Versatz-Steuerung notwendig ist. Wenn z.B. nicht der dynamische Bereich eines analogen Demodulationssignals eines gewissen Signalpunkts ein vorbestimmter Einstellbereich R&sub3; ist, wird der Diskriminator 13 nicht einen normalen Diskriminationsbetrieb durchführen und wird einen Datenfehler erzeugen. Das heißt, der Diskriminator 13 besteht aus einem A/D-Wandler. Der dynamische Bereich, in dem dieser arbeitet, ist normal auf einen festen Wert durch industrielle Spezifikationen eingestellt. Deshalb kann, sogar wenn der Pegel des analogen Demodulationssignals Sa aufgrund des DC-Versatzes zur negativen Seite, wie bei R&sub3; in der Figur, verschoben ist, oder zur positiven Seite, wie in R&sub4; verschoben ist, eine normale Diskriminierung nicht durchgeführt werden. Deshalb wird der Versatz wie folgt erfaßt und eine Versatzeinstellung wird durchgeführt mit dem Signal Sa.
• Der Betrieb des AOC 71 von Fig. 19 wird im weiteren erklärt werden unter Benutzung des Pegeldiagramms der vorher erwähnten Fig. 9.
• Wenn der DC-Pegel des analogen Demodulationssignals Sa zur positiven Seite auf der Seite der Polarität "1" (I&sub1; = "1") verschoben wird, verschieben sich die Signalpunkte alle einheitlich zur Seite des Pfeils p1 und I&sub5; zeigt "1" an. Falls der DC-Pegel von Sa sich zur positiven Seite bei der Polarität "0" (I&sub1; = "0") verschiebt, verschieben sich die Signalpunkte alle einheitlich zur Seite des Pfeils (p0) und I&sub5; zeigt immer noch "1" an. Falls umgekehrt der DC- Pegel des analogen Demodulationssignals Sa sich verschiebt zur negativen Seite bei der Polarität "1" (I&sub1; = "1"), verschieben sich die Signalpunkte einheitlich zur Seite des Pfeils p1, und I&sub5; zeigt "0" an. Falls der DC-Pegel von Sa sich zur negativen Seite bei der Polarität "0" verschiebt (I&sub1; = "0"), verschieben sich die Signalpunkte einheitlich zur Seite des Pfeils (q0) und I&sub5; zeigt "0" an. Unter Berücksichtigung dieser Regularität ist es möglich zu bestimmen, ob der Versatz positiv oder negativ ist, wenn nur das Fehlerbit I&sub5; (εI) der Daten aus dem ROM 21 herausgenommen wird.
• Das obige Überwachen von I&sub5; (εI) kann für alle Signalpunkte durchgeführt werden, aber wenn die Fehlerrate schlecht wird, resultiert ein sog. Augenmuster und die Zuverlässigkeit der Signalpunkte selbst fällt ab. Es gibt keine Bedeutung im Überwachen des obigen I&sub5; (εI) unter Benutzung solcher unzuverlässigen Daten, und die DC- Versatz-Steuerung wird ungenau. Wenn die Fehlerrate schlecht wird, wird nur der schraffierte Bereich B, B' von Fig. 9 (wenn der Signalpegel maximal ist) oder der doppelt schraffierte Bereich C, C' (wenn der Signalpegel minimal ist) ausgewählt und nur das Fehlerbit an diesem Abschnitt überwacht. Egal wie schlecht die Leitungsbedingung ist, können keine Signalpunkte außerhalb von B, B' existieren. Sogar falls weiterhin die Verstärkung des Verstärkers der vorigen Stufe (nicht gezeigt) kleiner wird und die Anzahl von Signalen, die in den Bereich B, B' fallen, kann ein Steuersignal erhalten werden.
• Fig. 21 zeigt ein Schaltkreisdiagramm, das ein konkretes Beispiel einer digitalen Demodulations-Vorrichtung, versehen mit einem automatischen DC-Versatz-Controller, zeigt. In dieser Figur besteht der Diskriminator 13 aus A/D-Wandlern, gezeigt als 19I und 19Q. Die Ausgaben davon, d.h. die digitalen Demodulationssignale Sd werden eingegeben an die Code-Entscheidungseinheit, bestehend aus einem ROM, um die Code-Daten DI und DQ zu erhalten.
• Wie bereits erwähnt, werden die Übertragungssignale Sin der wabenartigen Modulation orthogonaler Erfassung wie früher durch den Oszillator 15, das π/2-Hybrid 16 und die Mischer 17I und 17Q in dem Detektor 11 unterworfen und geändert in das I-Kanal und Q-Kanal analoge Demodulationssignale Sa, dann Wellenformbildung unterworfen durch die Tiefpaßfilter 18I und 18Q und geändert auf die digitalen Demodulationssignale Sd durch die vorher erwähnten A/D- Wandler 19I und 19Q.
• Die Versatzsteuerung des analogen Demodulationssignals Sa wird durchgeführt durch den DC-Versatz-Controller 71, welcher beispielsweise besteht aus den Addierern 74I und 74Q. Ein Einstellungspegel ist gegeben in gleicher Weise durch den Versatzdetektor 72, welcher besteht aus einem Zwischenspeicher-Verstärker 73I und 73Q und Integratoren 23I und 23Q und welcher als Eingabe Fehlerbits εI und εQ empfängt. Diese Versatzerfassung wird durchgeführt parallel im I-Kanal und Q-Kanal. Die Integratoren 23I und 23Q glätten die DC-Pegelverschiebung für jeden Signalpunkt und legen dieselbe an die Addierer 74I und 74Q an. Wenn sich der DC-Pegel auf die positive Seite verschiebt, wird das Fehlerbit εI (εQ) fast kontinuierlich "1". Dies wird geglättet durch den Integrator 23I (23Q). Die anwachsende Integrationsausgabe wird beispielsweise in der Polarität invertiert, und dann wird das Resultat an den Addierer 74I (74Q) gegeben, wo der DC-Pegel des Signals Sa erniedrigt wird. Wenn umgekehrt der DC-Pegel sich zur negativen Seite verschiebt, wird das Fehlerbit εI (εQ) fast kontinuierlich "0". Dies wird geglättet durch den Integrator 23I (23Q). Die abfallende Integrationsausgabe wird beispielsweise in der Polarität invertiert und das Resultat wird an den Addierer 74I (74Q) gegeben, wo der DC-Pegel des Signals Sa erhöht wird. Fig. 22 ist ein Schaltkreisdiagramm, das eine Modifikation einer digitalen Demodulations-Vorrichtung von Fig. 21 zeigt. Die digitale Demodulations-Vorrichtung 70 führt selektive Steuerung in Übereinstimmung mit den Leitungsbedingungen durch. "Selektive Steuerung" bedeutet, wie vorher erwähnt, daß DC-Versatz-Steuerung durchgeführt wird mit allen Signalpunkten von Fig. 9 unter beispielsweise der orthogonalen Gitter-Modulation, wenn die Fehlerrate gut ist, und eine DC-Versatz-Steuerung nur mit den Signalpunkten, welche in die Bereiche B, B' und C, C' von Fig. 9 fallen, wenn die Fehlerrate schlecht ist.
• In der Figur ist Bezugszeichen 81 ein Versatzdetektor, bestehend aus dem Offset-Detektor 72 von Fig. 21, zu dem neu die Auswahl- und Halteeinrichtung 42I, 43I, 44I, 42Q, 43Q und 44Q hinzugefügt worden ist. Der Schaltkreisbetrieb jedoch ist der gleiche wie der, der in Fig. 11 erklärt worden ist. Wenn eine Ausgabe eines Detektors (ROM) 45I (45Q) eines speziellen Signalpunkts erzeugt wird, die zeigt, daß es ein Fehlersignal ERI (ERQ) gibt und ein spezieller Signalpunkt erschienen ist, hat der Zeittakt CLK von dem Selektor 43I (43Q) gerade das εI (εQ) in dem Bereich entsprechend dem obigen B, B' oder C, C' in dem Flip-Flop 44I (44Q) und an Bereichen verschieden von demselben (B, B' und C, C') und, wenn es ein Fehlersignal ERI (ERQ) gibt, gibt er das gerade vorhergehende εI (εQ) von der -Ausgabe, so wie es ist, aus.
• Wenn es kein Fehlersignal ERI (ERQ) gibt, gibt der Selektor 43I (43Q) das Zeittaktsignal CLK an den entsprechenden Flip-Flop zu allen Zeiten. Es sei bemerkt, daß das Fehlersignal so ist, wie erklärt mit Bezug auf Fig. 11. Weiterhin gibt es etwas, was weiter betrachtet werden soll bezüglich des Detektors (ROM) 45I (45Q) für den speziellen Signalpunkt. Das heißt, daß es ein Ungleichgewicht in der Anzahl von Signalpunkten gibt, welche in die Signalpunkte B, B' oder C, C' fallen. Das ist ein Problem unterschiedlich zum wabenartigen Modulations- Demodulations-Verfahren.
• Eine Erklärung dieses Problems und Maßnahmen dagegen werden gegeben in bezug auf Fig. 12 und 13. Weiterhin können die Maßnahmen angewendet werden auf Angleicher von Fig. 14 und 15. Die Maßnahmen gelten ebenfalls für die im folgenden erwähnte Trägererfassung.
• Die Polaritätsbits PI, PQ und εI, εQ von dem ROM 21, gezeigt in Fig. 4 und 6, können nicht nur für die oben erwähnte AGC 31, EQL 51 und 61 und AOC 71 benutzt werden, sondern können auch effektiv zur Trägerreproduzierung benutzt werden.
• Fig. 23 ist ein Schaltkreisdiagramm, das eine digitale Demodulations-Vorrichtung, versehen mit einer Trägerreproduzierungs-Steuereinrichtung zeigt. Sie zeigt ein Beispiel der Eingliederung in die Vorrichtung von Fig. 6. "Trägerreproduzierungs-Steuerung" bedeutet, die Trägerphase zur Plusseite oder Minusseite, synchronisiert mit dieser Abweichung zu verschieben, wenn die Phasen von Signalpunkten insgesamt zur Plusseite oder Minusseite abweichen. In Fig. 23 wird diese Phasenabweichung erfaßt durch den Phasendetektor 91. Die Ausgabe, welche die Phasenabweichung zeigt, steuert die Oszillationsphase des Oszillators 15, der benutzt wird für die Trägeroszillation, durch den Schleifenfilter 93. Der Oszillator 15 in diesem Fall ist ein spannungsgesteuerter Oszillator (VCO).
• Fig. 24 ist ein Diagramm einer Signalpunktanordnung zum Erklären der Phasenabweichung der Signalpunkte. Jedoch ist sie gezeigt durch eine allgemeine Signalpunktanordnung unter orthogonaler Gitter-Modulation. In der Figur sind die Signale gezeigt mit kleinen Kreisen versehen. Das Phasen-Vorauslaufen oder -Hinterherlaufen ist gezeigt jeweils durch Plus- oder Minus-Zeichen, wie gezeigt durch die Pfeile. Wenn z.B. das ausschließliche ODER (I&sub1; Q&sub5;) des Polaritätsbits II und des Fehlerbits I&sub5; genommen wird, steht II Q&sub5; = 1 an den schraffierten Bereichen der Figur, was eine negative Phasenabweichung zeigt. Falls z.B. II = 0 und Q&sub5; = 1, gibt 0 1 = 1. Falls umgekehrt II Q&sub5; 0 ist, ist eine positive Phasenabweichung gezeigt. Deshalb ist es unter dem wabenförmigen Modulationsverfahren möglich, die Richtung der Phasenabweichung, entsprechend ob PI εQ = 1 oder 0 ist, zu bestimmen. Das gleiche gilt für die Erfassung durch PQ εI. Deshalb ist der Phasen-Detektor 91 von Fig. 23 aufgebaut durch das EOR-Gate 92, welches PI εQ ermittelt oder das EOR-Gate 92', welches PQ εI ermittelt.
• Fig. 25 ist eine Ansicht, die durch Schraffieren die Fläche für den I-Kanal unter der wabenartigen Modulation entsprechend dem schraffierten Bereich von Fig. 24 (orthogonaler Gitter-Modus) zeigt.
• Fig. 26 ist eine Ansicht, die durch Schraffieren den Bereich für den Q-Kanal unter der wabenartigen Modulation, entsprechend dem schraffierten Bereich von Fig. 24 (orthogonaler Gitter-Modus) zeigt.
• Wie gezeigt durch das teilweise Abbilden in dem ROM 21 von Fig. 5, würde Auslesen von Code-Daten einschließlich Fehlerbits alle Signalpunkte eine extrem große ROM- Kapazität benötigen. Da die Kapazität von Hochgeschwindigkeits- bipolaren PROMs im allgemeinen klein ist, muß ein MOS PROM mit einer großen Kapazität bei niedrigem Preis benutzt werden. Jedoch sind MOS-Typen in inhärenter Weise langsam in der Betriebsgeschwindigkeit. Daher wird, wie bei dem vorerwähnten ROM 21, von einer Vielzahl von MOS-Typen Gebrauch gemacht. Daher werden eine Vielzahl von ROMs zum Auslesen einer Reihe von Code-Daten in paralleler Art und Weise benutzt, und alternierend durch einen Zeitteilungs-Modus, um das ROM 21 zu bilden.
• Fig. 27 ist ein Blockdiagramm eines Schaltkreises, das ein erstes spezielles Beispiels des ROMs 21 zeigt. In der Figur besteht das ROM 21 aus zwei ROMs (ROM1 und ROM2) 21- 1 und 21-2. Es sei bemerkt, daß die Figur den Fall der Benutzung von ROMs mit einer Funktionstüchtigkeit von td &le;ta < 2td zeigt. Hier ist ta die Zugriffszeit der ROMs und td die der Periode der Daten des digitalen Demodulationssignals Sd (Fig. 7) von dem Diskriminator 13. Die Daten sind gezeigt als DT in der linken oberen Ecke von Fig. 27. Nach dem parallelen Auslesen in dem Zeitteilungs-Modus werden sie ausgegeben als Code-Daten OUT (DI + DQ), gezeigt auf der rechten Seite der Figur. Fig. 28 ist ein Zeitablaufplan, benutzt zum Erklären des Betriebs des Schaltkreises von Fig. 27. Der Betrieb des ROMs 21 in Fig. 27 wird klar werden aus dem Zeitablaufplan von Fig. 28. Die Signale DT, CLK, CLK1, CLK2, OUT1, OUT2, FF1, FF2, OUT, usw. der Hauptteil der Fig. 27 sind gezeigt in Fig. 28 in den Reihen, bezeichnet mit den gleichen Symbolen. In bezug auf die zwei Figuren werden die Daten DT eingegeben als A, B, C, .. und die Datenlängen sind die vorher erwähnten td. Das Referenz-Zeittaktsignal CLK wird geteilt in die Zeittakte CLK1 und CLK2 durch den Decoder (DEC) 103 und diese Zeittakte halten die Daten A, B, C, durch die Flip-Flops (FF) 101 und 102. Die durch den Flip- Flop 101 gehaltenen Daten sind A, C, E, und die durch den Flip-Flop 102 gehaltenen Daten sind B, D, F, ...
• Diese werden parallel ausgegeben und alternierend als die entsprechenden Code-Daten OUT1 und OUT2 (schraffierte Abschnitte zeigen unidentifizierte Abschnitte der Daten) durch das ROM 21-1 und 21-2. Die Zugriffszeit des ROMs zu dieser Zeit ist das vorher erwähnte ta. OUT1 und OUT2 werden gehalten durch die Flip-Flops (FF) 104 und 105. Der Zeitpunkt des Haltens wird bestimmt durch die Teilung des Zeittakts CLK3 und CLK4 von dem Dekoder (DEC) 106. Deshalb werden jeweils von den Flip-Flops 104 und 105 die Ausgabe FF1 von A, C usw. und die Ausgabe FF2 von B, D,... weils übertragen und angelegt an das erste und zweite Tor (1) und (2) des Selektors (SEL) 107. Der Selektor 107 empfängt des Selektsignal von dem Dekoder 106, wählt selektiv und alternierend eines derselben aus und erhält die Ausgabe OUT von A, B, C, D...
• Fig. 29 ist ein Schaltkreisdiagramm, das ein zweites spezielles Beispiel des ROMs 21 zeigt. In der Figur besteht das ROM aus drei ROMs (ROM1, ROM2, ROM3) 21-1, 21- 2 und 21-3. Diese Figur zeigt den Fall der Benutzung der ROMs mit einer Funktion von 2td &le; ta < 3td.
• Fig. 30 ist ein Zeitablaufplan, der den Betrieb des Schaltkreises von Fig. 29 zeigt. Der grundlegende Betrieb ist der gleiche wie der in Fig. 27 und Fig. 28 erklärte. Der Unterschied liegt in der Erhöhung einer Stufe von Flip-Flops (111, 112), der Benutzung einer Drei-Tor- Eingabe für den Selektor 107 und dem Erhöhen von einer weiteren Art von Zeittakt (CLK3'). Weiterhin besteht der Auswahlsignalanschluß aus S1, S2 und S3.
• Da das ROM 21 groß in seiner Kapazität ist, wird die Benutzung von MOS-Speichern in den obigen Ausführungsformen (Fig. 27 und Fig. 29) gemacht und der Nachteil der MOS-Speicher niedriger Geschwindigkeit wird gelöst durch Parallelbetrieb einer Vielzahl von MOS- Speichern. In der als nächstes diskutierten Ausführungsform ist das ROM 21 hierarchisch konstruiert, um die erforderliche Kapazität des ROM 21 zu reduzieren. Diese Ausführungsform wird in Fig. 31 weiter diskutiert werden.
• Fig. 31 ist ein prinzipielles Diagramm zum Erklären eines weiteren Beispiels des Aufbaus des ROMs 21.
• Dieses ist versehen mit einer Diskriminations-Einrichtung 21, welche die Diskriminationsbereiche aller Signalpunkte in Reihen und Spalten unterteilt, z.B. den hexagonalen Diskriminationsbereich eines einzelnen Signalpunkts in der wabenartigen Signalpunktanordnung in einen rechtwinkligen ersten und zweiten Bereich a und b und dreieckige erste bis vierte Bereiche c, d, e und f teilt und welche die Reihenzahl und Spaltenzahl von den Demodulationssignalen I und Q findet, einem Untersignal-Entscheidungsspeicher 122, welcher darüber entscheidet, ob die oben erwähnten dreieckigen ersten bis vierten Bereiche c, d, e, f und der rechtwinklige Bereich des Schnitts der Reihen und Spalten oben oder unten sind, und einem Signal- Entscheidungsspeicher 123, welcher die Daten der Signalpunkte von den Reihenzahlen und Spaltenzahlen von der Diskriminations-Vorrichtung 121 und dem Entscheidungssignal von dem Untersignal- Entscheidungsspeicher 122 ausliest.
• Die Entscheidungseinrichtung 121 besteht aus einem ROM oder arithmetischem Schaltkreis, findet die Reihenzahlen und Spaltenzahlen von dem digitalen Demodulationssignal Sd (I, Q) und bestimmt, ob die dreieckigen Bereiche c, d, e und f oben oder unten sind in dem rechteckigen Bereich des Schnitts der Reihen und Spalten, wobei das Entscheidungssignal und Reihennummern und Spaltennummern als das Adressignal des Signal-Entscheidungsspeichers 13 dienen.
• Wenn die rechteckigen Bereiche a und b durch Reihenzahlen und Spaltenzahlen gezeigt sind, ist es möglich, die Dekodierdaten auszulesen, entscheidend über die Signalpunkte von dem Signal-Entscheidungsspeicher 13 durch die Reihenzahlen und Spaltenzahlen, ohne das Entscheidungssignal von dem Untersignal- Entscheidungsspeicher 122 zu benutzen. Jedoch unterscheidet sich in dem Fall von Reihenzahlen und Spaltenzahlen einschließlich der dreieckigen Bereiche c, d, e und f die Entscheidung über die Signalpunkte abhängig davon, ob sie oben oder unten in dem rechtwinkligen Bereich des Matrixschnitts sind, so daß der Untersignal- Entscheidungspeicher 122 benutzt wird, um die oberen oder unteren Positionen in dem rechtwinkligen Bereich zu bestimmen. Im Fall, daß das Entscheidungssignal zum Signal-Entscheidungsspeicher 123 addiert wird und Reihenzahlen und Spaltenzahlen die dreieckigen Bereiche c, d, e und f beinhalten, kann der korrekte Signalpunkt bestimmt werden.
• Fig. 32 ist ein Blockdiagramm, das die digitale Demodulationsvorrichtung 100 mit einem speziellen Beispiel des ROMs 21 von Fig. 31 zeigt. Es sei bemerkt, daß Elemente, welche die gleichen sind wie die vorher beschriebenen, mit denselben Referenzzeichen oder Symbolen bezeichnet sind. Es sei ebenfalls bemerkt, daß Referenzzeichen 120 ein Hybrid-Schaltkreis ist, dessen Illustration in den vorigen Auführungsformen ausgelassen wurde. In dem ROM 21 von Fig. 32 ist Bezugszeichen 131 ein Spaltenzahl-Erzeugungsspeicher, 132 ein Reihenzahl- Erzeugungsspeicher, 133 und 134 Unter-Adressen- Erzeugungsspeicher, 135 ein Untersignal- Entscheidungsspeicher und 136 ein Signal- Entscheidungsspeicher. Der Spaltenzahlen- Erzeugungsspeicher 131, der Reihenzahl-Erzeugungsspeicher 132 und die Unteradress-Erzeugungsspeicher 133 und 134 umfassen die Diskriminations-Einrichtung 121 (Fig. 31). Diese Speicher sind alle ROMs.
• Fig. 33 ist eine Ansicht zum Erklären der Signalpunkt- Entscheidungsgrenze durch ein 64-Wert-QAM-Verfahren, die als eine wabenförmige Signalpunktanordnung dient. Die Signalpunkte entsprechen dem I-Kanal- und Q-Kanal-Daten, jeweils bestehend aus 3 Bits.
• Fig 34 ist eine Ansicht zum Erklären des Verfahrens des Schneidens der Diskriminationsbereiche der Signalpunkte. Die Spalten C1, C2, C3, ... und die Reihen R1, R2, R3, ... teilen den Bereich in rechtwinklige Bereiche a und b und dreieckige Bereiche c, d, e, und f. Die Spalten C1, C2, C3 ... tragen Spaltenzahlen und die Reihen R1, R2, R3,... tragen Reihenzahlen. Der Reihenzahl-Erzeugungsspeicher 131 liest die vorher erwähnten Spaltenzahlen unter Benutzung des I-Kanals 10-Bit digitalen Demodulationssignals als Adresse aus.
• Fig. 35A und 35B sind Ansichten zum Erklären des Verfahrens des Erzeugens von Reihenzahlen und Spaltenzahlen. Wie in Fig. 35A gezeigt, werden die 0 bis 18 5-Bit-Aufbau-Spaltenzahlen ausgelesen unter Benutzung der I-Kanal-digitalen Demodulationssignale 0 bis 2¹&sup0;-1 als Adressignale. Weiterhin liest der Reihenzahl- Erzeugungsspeicher 132 die vorerwähnten Reihenzahlen unter Benutzung des Q-Kanals 10-Bit-digitalen Demodulationssignals als Adressignals aus. Wie in Fig. 35B gezeigt, werden die 0 bis 17 5-Bit-Konstruktions- Reihenzahlen ausgelesen unter Benutzung der Q-Kanaldigitalen Demodulationssignale 0 bis 2¹&sup0;-1 als Adressignal.
• Fig. 36 ist eine Ansicht zum Erklären eines Beispiels des Signalraums und einer Unteradresse und zeigt Signalpunkte an den Spaltenzahlen 5 bis 9 und den Reihenzahlen 3 bis 9. Zum Beispiel ist der Signalpunkt 26 in den Bereichen des Schnitts der Spaltenzahlen 6 und 7 und der Reihenzahlen 5 bis 7. Die rechtwinkligen Bereiche des Schnitts der Spaltenzahlen 6 und 7 und der Reihenzahl 6 sind Bereiche, die zum Signalpunkt 26 gehören. Jedoch beinhalten die rechtwinkligen Bereiche des Schnitts der Spaltenzahlen 6 und 7 und der Reihenzahlen 5 und 7 Dreiecksbereiche benachbarter Signalpunkte, so daß es notwendig ist zu bestimmen, zu welchem Signalpunkt sie gehören. Dafür sind die Unteradress-Erzeugungsspeicher 133 und 134 und der Untersignal-Entscheidungsspeicher 135 geschaffen.
• Der Unteradressen-Erzeugungsspeicher 133 benutzt ein I- Kanal-10-Bit-digitales Demodulationssignal als Adressensignal, und, wie gezeigt durch die Unterseite von Fig. 36, ermöglicht das Auslesen von 6-Bit-Konstruktion- Unteradressensignalen I', erhöht von 0 für jede Spalte. Der Unteradressen-Erzeugungsspeicher 134 benutzt ein Q- Kanal-10-Bit-digitales Demodulationssignal als Adressignal und, wie gezeigt auf der rechten Seite in Fig. 36, ermöglicht das Auslesen eines 6-Bit-Konstruktion- Unteradressensignals Q', erhöht von 0 für jede ungerade Reihe. Das heißt, die Unteradressen-Erzeugungsspeicher 133 und 134 speichern in sich Muster, welche jede Spalte und Reihe wiederholen.
• In dem Fall der in Fig. 33 gezeigten Punktanordnung muß, da es 18 Pegel in der I-Achsenrichtung (18 Spalten) gibt, um eine Genauigkeit gleich oder größer als der 10-Bit- Genauigkeit nach dem Stand der Technik zu erhalten,
• 2¹&sup0;/18 = 56,8 &le; 2&sup6;
• sein.
• Wie oben erwähnt, muß das Unteradressen-Signal I' nur eine 6-Bit-Konstruktion aufweisen. Da weiterhin 17 Pegel (17 Reihen) in Q-Achsenrichtung vorgesehen sind, muß, um eine Genauigkeit gleich oder größer als der 10-Bit-Genauigkeit nach dem Stand der Technik zu erhalten,
• 2¹&sup0;/17 = 60,2 &le; 2&sup6;
• sein.
• Das Unteradressen-Signal Q' muß nur eine 6-Bit- Konstruktion aufweisen. Es sei ein Beispiel zur Erklärung gegeben. Wenn entschieden wird, nicht die hierarchische Konstruktion eines ROMs der vorliegenden Erfindung zu benutzen, würde eine Speicherkapazität von 1024 kB (Kilobyte) erforderlich sein. Der Grund dafür ist, daß 2²&sup0; x 8 = 1024 kB ist. Hier bedeutet der Exponent 20 von 2 die Summe (10 + 10) der 10-Bit-Eingaben des I-Kanals und Q- Kanals.
• Andererseits sind die vier Speicher 131, 132, 133 und 134 jeweils 10-Bit-Eingaben, so daß ein kB (= 2¹&sup0;) erforderlich ist für jeden, und die Summe insgesamt der vier Speicher 4 x 1 kB ist. Weiterhin ist der Speicher 135 4 kB (= 2&sup6;&spplus;&sup6;), falls der I-Kanal und der Q-Kanal jeweils 6 Bits haben. Weiterhin ist der Speicher 136 4 kB (= 2&sup5;&spplus;&sup5;&spplus;²), falls die Spaltenzahl 5 Bits, die Reihenzahl 5 Bits und das Entscheidungssignal 2 Bits ist. Deshalb ist die totale Speicherkapazität des ROM 21 12 (= 4 + 4 + 4) kB, was eine drastische Reduzierung in der erforderten Kapazität auf etwa 1/100 des vorher erwähnten Wertes von 1024 ist.
• Fig. 37A und 37B sind Ansichten zum Erklären eines ersten Entscheidungs-Modus und eines zweiten Entscheidungs-Modus in einem Untersignal-Entscheidungsspeicher. Der Untersignal-Entscheidungsspeicher 135 von Fig. 32, welcher die Unteradress-Signale I' und Q' benutzt, gibt ein Entscheidungssignal darüber aus, ob der dreieckige Bereich in dem rechteckigen Bereich oben ("1") oder unten ("0") ist, wie gezeigt in Fig. 37A und 37B, und gibt zwei Arten von Entscheidungssignalen entsprechend den Unteradress- Signalen I' und Q' aus. Wenn z.B. Punkt A gezeigt ist durch die Unteradressen-Signale I' und Q', wird ein Entscheidungssignal von "0" (siehe Fig. 37A) ausgegeben, wenn die Grenzlinie des dreieckigen Bereichs gerade oben ist, und ein Entscheidungssignal von "1" (siehe Fig. 37B) wird ausgegeben, wenn die Grenzlinie gerade unten ist.
• Der Signal-Entscheidungsspeicher 136 bestimmt den Signalpunkt durch die Spaltenzahl, Reihenzahl und das Entscheidungssignal. Ein Beispiel des Inhalts wird als nächstes gezeigt.
• Fig. 38 ist eine erklärende Ansicht zum Zeigen eines Beispiels des Verfahrens zur endgültigen Entscheidung im Signal-Entscheidungsspeicher 136. Zum Beispiel entspricht der Fall einer Spaltenzahl 6 und einer Reihenzahl 6 dem Bereich a in Fig. 31 und ein Signalpunkt 26 wird ausgegeben. Weiterhin entspricht der Fall einer Spaltenzahl 6 und einer Reihenzahl 5 einem Bereich c in Fig. 31. Der dreieckige Bereich in dem rechteckigen Bereich des Schnitts desselben hat eine gerade nach unten führende Grenzlinie, so daß das gerade nach oben weisende Entscheidungssignal nicht benutzt wird und ein gerade nach unten weisendes Signal benutzt wird. Falls das Entscheidungsignal in diesem Fall "1" ist, ist der dreieckige Bereich in dem rechtwinkligen Bereich an der Oberseite, so daß der Signalpunkt 26 ausgegeben wird. Falls das Entscheidungssignal in diesem Fall "0" ist, ist der dreieckige Bereich in dem rechteckigen Bereich an der Unterseite, so daß der Signalpunkt 27, gelegen an dem unteren linken Teil des Signalpunkts 26, ausgeben wird.
• Wie oben erwähnt, liest der Signal-Entscheidungsspeicher 136 Daten der Signalpunkte 0 bis 63 (6-Bit-Konstruktion) entsprechend den Spaltenzahlen 0 bis 18, den Reihenzahlen 0 bis 17 und dem Entscheidungssignal aus.
• Bei dem vorerwähnten Beispiel dienen die I- und Q-Kanaldigitalen Demodulationssignale als Eingabesignale des ROMs 21 und waren 10-Bit-Signale, und die Unteradress-Signale I' und Q' waren 6-Bit-Signale, aber die Anzahl von Bits kann erhöht oder erniedrigt werden in Übereinstimmung mit der erwünschten Präzision. Wenn die digitalen Demodulationssignale zum Beispiel aus 8 Bit bestehen, werden die Unteradress-Signale I' und Q' zu 4 Bit.
• Fig. 39 ist eine Ansicht zum Zeigen einer ersten Modifikation des ROMs 21 von Fig. 31. Referenzzeichen 141 ist ein Arithmetik-Schaltkreis, 142 ein Reihenzahl- Erzeugungsspeicher, 143 ein Unteradressen- Erzeugungsspeicher, 144 ein Untersignal- Entscheidungsspeicher, und 145 ein Signal- Entscheidungsspeicher. In einer ersten Modifikation umfassen der arithmetische Schaltkreis 141, der Reihenzahlen-Erzeugungsspeicher 142 und der Unteradressen- Erzeugungsspeicher 143 die Diskriminations-Einrichtung 121 in Fig. 31. Da die Spaltenzahlen gegeben sind zu gleichen Intervallen, wie gezeigt in Fig 36, in dem Arithmetik- Schaltkreis 141, wird das digitale Demodulationssignal I durch n geteilt (Fig. 36), der Wert der resultierenden ganzen Zahl benutzt als Spaltenzahl und der Rest benutzt als das Unteradressen-Signal I'. In diesem Fall werden für ein digitales Demodulationssignal von 10 Bit Spaltenzahlen für 18 Spalten erhalten, so daß n = 56 ist.
• Weiterhin gilt das gleiche wie beim Beispiel von Fig. 32 für den Reihenzahl-Erzeugungsspeicher 142, den Unteradress-Erzeugungsspeicher 143 und den Untersignal- Entscheidungsspeicher 134. Von dem Signal- Entscheidungsspeicher 145, zu dem die Spaltenzahl, die Reihenzahl und das Entscheidungssignal addiert werden, wird die Signalpunkt-Entscheidungsausgabe erhalten.
• Die erste Modifikation beinhaltet das Ersetzen des Spaltenzahl-Erzeugungsspeichers und des Unteradressen- Erzeugungsspeichers durch einen Arithmetik-Schaltkreis 141. Wenn die Anzahl von Bits niedrig ist, kann die Skala des Arithmetik-Schaltkreises 141 reduziert werden, so daß dies ein effektiver Takt ist.
• Fig. 40 ist eine Ansicht zum Zeigen einer zweiten Modifikation des ROMs 21 von Fig. 32. Referenzzeichen 151 ist ein Spaltenzahl-Erzeugungsspeicher, 152 ein Reihenzahl-Erzeugungsspeicher, 153 und 154 Unteradressen- Erzeugungsspeicher, 155 ein Untersignal- Entscheidungsspeicher, 156 ein Hilfsspeicher, 157 ein Selektor und 158 ein Signal-Entscheidungsspeicher. Der Spaltenzahl-Erzeugungsspeicher 151, Reihenzahl- Entscheidungsspeicher 152, Untersignal-Erzeugungsspeicher 153 und 154 und Untersignal-Entscheidungsspeicher 155 sind dieselben wie in der Ausführungsform von Fig. 32.
• Der Hilfsspeicher 156 bestimmt, welches der gerade nach oben weisenden Grenzlinien Entscheidungssignale und gerade nach unten weisende Grenzlinien Entscheidungssignale, ausgegeben von dem Untersignal-Entscheidungsspeicher 155, zu benutzen sind und steuert den Selektor 157. Zum Beispiel entspricht in Fig. 36 der Fall der Spaltenzahl 6 und Reihenzahl 3 einer rechten nach oben weisenden Grenzlinie, so daß ein Entscheidungssignal entsprechend Fig. 37A benutzt werden sollte. Deshalb ist in dem Hilfsspeicher 156 Gebrauch gemacht von der Spaltenzahl und Reihenzahl als Adressignalen und ein Signal zum Steuern des Selektors 157 wird ausgegeben.
• Die 2-Bit-Entscheidungssignale, ausgegeben von dem Untersignal-Entscheidungssignal werden ausgewählt durch den Selektor 157 und eines angelegt an den Signal- Entscheidungsspeicher 158, was in einem 1-Bit-kurzen Adress-Signal resultiert, und die Reduzierung der Kapazität des Signal-Entscheidungsspeichers 158 um die Hälfte ermöglicht. In diesem Fall ist die Kapazität des Hilfsspeichers 156 kleiner als eine Hälfte der Kapazität des Signal-Entscheidungsspeichers 158, so daß die Gesamtspeicherkapazität reduziert werden kann.
• Die digitale Demodulationsvorrichtung nach der vorliegenden Erfindung kann benutzt werden als Empfänger- Vorrichtung bei einem Mikrowellen-Kommunikationssystem oder einem Satelliten-Kommunikationssystem, insbesondere ist sie eine Vorrichtung, die sich eignet zum Empfangen von Übertragungssignalen nach dem wabenartigen Modulationsverfahren.

Claims (16)

1. Digitale Demodulations-Vorrichtung mit:

einem Detektor (11), welcher Übertragungssignale, moduliert unter einem Vielwert-Quadratur- Amplitudenmodulations-Verfahren mit einer Signalpunktanordnung, empfängt und welcher daran Quadratur-Erfassung durchführt;

einem Filter (12), welcher das Demodulationssignal von dem Detektor Wellenformbildung unterwirft;

einem Diskriminator (13), welcher ein digitales Demodulationssignal durch Analog/Digital-Umwandlung der analogen Demodulationssignale von dem Filter erzeugt; und

einer Code-Entscheidungseinheit (14), welche nacheinander als Eingabe die erzeugten digitalen Demodulationssignale empfängt und die ursprünglichen Code-Daten dementsprechend reproduziert;

wobei die Code-Entscheidungseinheit (14) einen Speicher (21) umfaßt, welcher Code-Daten speichert, welcher in der gleichen Art und Weise wie die vorher erwähnte Signalpunktanordnung angeordnet sind, und Polaritätsbits P und Fehlerbits &epsi; der Code-Daten, eine Adresseingabe der vorerwähnten digitalen Demodulationssignale benutzt und die Daten dementsprechend ausliest, und

wobei die Datenbits definiert sind durch Daten-Bits DI und DQ entsprechend dem I-Kanal und Q-Kanal nach der Quadratur-Erfassung, wobei die Polaritätsbits P definiert sind durch Polaritätsbits PI und Polaritätsbits PQ entsprechend dem I- und Q-Kanal und die Fehlerbits &epsi; definiert sind durch &epsi;I und &epsi;Q entsprechend dem I- und Q-Kanal,

dadurch gekennzeichnet, daß

die Signalpunktanordnung eine Wabenstruktur hat;

der Speicher (21) eine Diskriminations-Einrichtung (121), einen Signal-Entscheidungsspeicher (123) und einen Untersignal-Entscheidungsspeicher (122) umfaßt;

die Diskriminations-Einrichtung (121) darauf ausgelegt ist, den Diskriminationsbereich aller Signalpunkte in Reihen und Spalten zu teilen, um so die Diskriminierungsbereiche für die hexagonalen Signale, die die Wabenstruktur bilden, in einem rechtwinkligen ersten und zweiten Bereich (a, b) und dreieckige erste, zweite, dritte und vierte Bereiche (c, d, e, und f) zu teilen, und die Diskriminierung der Reihenzahlen und Spaltenzahlen, basierend auf dem digitalen Demodulationssignal, durchzuführen;

der Untersignal-Entscheidungsspeicher (122) darauf ausgelegt ist zu entscheiden, ob der dreieckige erste, zweite, dritte und vierte Bereich (c, d, e und f) das Ober- oder Unterteil der rechteckigen Fläche, bestehend aus dem Schnitt der Reihen und Spalten, ist; und

der Signal-Entscheidungsspeicher (123) darauf ausgelegt ist, die Daten DI, DQ, Polaritätsbits PI, PQ, und Fehlerbits &epsi;I, &epsi;Q der Signalpunkte durch Reihenzahlen und Spaltenzahlen von der Diskriminations-Einrichtung und Oben/Unten- Entscheidungssignale von dem Untersignal- Entscheidungsspeicher auszulesen.

2. Digitale Demodulations-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Diskriminations- Einrichtung (121) einen Spaltenzahl- Erzeugungsspeicher (131) und I-Kanal-Unteradress- Erzeugungsspeicher (133) umfaßt, welche als Eingabe die digitalen Demodulationssignale vom I-Kanal empfangen, und einen Reihenzahl-Erzeugungsspeicher (132) und Q-Kanal-Unteradress-Erzeugungsspeicher (134), welcher als Eingabe die digitalen Demodulationssignale vom Q-Kanal empfängt.

3. Digitale Demodulations-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Diskriminations- Einrichtung einen Arithmetik-Schaltkreis (141) umfaßt, welcher als Eingang die digitalen Demodulationssignale vom I-Kanal empfängt und arithmetisch die Spaltenzahlen und I-Kanal- Unteradress-Signale erzeugt, und einen Reihenzahl- Erzeugungsspeicher (142) und einen Q-Kanal- Unteradress-Erzeugungsspeicher (143), welcher als Eingabe die digitalen Demodulationssignale vom Q-Kanal empfängt.

4. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Selektor (157), welcher eines der Oben- oder Unten- Entscheidungssignale auswählt, und eine Entscheidung des Signal-Entscheidungsspeichers (158) bewirkt unter der Vielzahl der Oben- und Unten-Entscheidungssignale von dem Untersignal-Entscheidungsspeicher, und einen Hilfsspeicher (156), welcher als Eingabe die Spaltenzahlen und Reihenzahlen zum Geben von Auswahlanweisungen an den Selektor (157) empfängt, wobei der Selektor gesteuert ist in Übereinstimmung mit den Auswahlanweisungen von dem Hilfsspeicher (156).

5. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Herausnehmen der Fehlerbits &epsi;I und &epsi;Q die Hexagone, die die Wabenstruktur ausmachen, weiter fein unterteilt sind, wobei die Anzahl von Teilungen für den I-Kanal 2n1/LI-1 für das Liniensegment, das das Zentrum eines Hexagons und das Zentrum der Seite des Hexagons parallel zu dem Q-Kanal, und für den Q-Kanal 22n/LQ-1 für das Liniensegment parallel zum Q-Kanal zum Zentrum des Hexagons und dem Zentrum eines Hexagons neben dem Hexagon, sind, wobei n1 und n2 die Anzahl von Bits der I-Kanal- und Q-Kanal-Ausgaben des Diskriminators sind und LI und LQ die Anzahl von Signalpunktpegeln, gesehen in der hexagonalen I-Achse und Q-Achse sind.

6. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher (21) versehen ist mit Ausgaben der Datenbits DI und DQ, Ausgaben der Polaritätsbits PI und PQ und Ausgaben der Fehlerbits &epsi;I und &epsi;Q.

7. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen automatischen Verstärkungs-Controller (31), welcher vorgesehen ist an der Eingabeseite des Diskriminators (13) und welcher den Pegel des analogen Demodulationssignals auf einem vorbestimmten, feststehenden Wert hält, und einen Pegeldetektor (32), welcher als Eingabe die Polaritätsbits PI und PQ und Fehlerbits &epsi;I und &epsi;Q von dem Speicher empfängt und das ausschließliche ODER der Bits hernimmt, um die Größe des Pegels des analogen Demodulationssignals zu erfassen, wobei die Verstärkung des automatischen Verstärkungs-Controllers (31) kleiner oder größer in Übereinstimmung mit der Größe des erfaßten Pegels ist.

8. Digitale Demodulations-Vorrichtung nach Anspruch 7, dadruch gekennzeichnet, daß der Pegeldetektor (32) versehen ist mit einem speziellen Signalpunkt-ROM, welches, wenn die Fehlerrate schlecht ist, spezielle Signalpunkte auswählt und die Größe des Pegels für die speziellen Signalpunkte erfaßt, wobei die speziellen Signalpunkte Signalpunkte sind entsprechend dem maximalen und minimalen Pegel des analogen Demodulationssignals, und welcher als Eingabe die Datenbits DI und DQ und Fehlerbits &epsi;I und &epsi;Q von dem Speicher empfängt und das Auftreten von Signalpunkten entsprechend dem maximalen und minimalen Pegel erfaßt.

9. Digitale Demodulations-Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die speziellen Signalpunkte so voreingestellt sind, daß die Anzahl von Signalpunkten entsprechend dem maximalen Pegel und die Anzahl von Signalpunkten entsprechend dem minimalen Pegel fast gleich sind.

10. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Angleicher (51, 61) vorgesehen ist an einer der Stufen vor oder nach dem Diskriminator (13), wobei die Angleich-Steuerparameter des Angleichers (51, 61) bestimmt sind durch die Polaritätsbits PI und PQ und die Fehlerbits &epsi;I und &epsi;Q von dem Speicher.

11. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen DC-Versatz-Controller (71), welcher vorgesehen ist an der Eingabeseite des Diskriminators, welcher den Pegel des analogen Demodulationssignals auf einen vorbestimmten DC-Pegel hält und einen Versatzdetektor (72), welcher als Eingabe die Fehlerbits &epsi;I und &epsi;Q von dem Speicher (21) empfängt und die Verschieberichtung des DC-Pegels der analogen Demodulationssignale erfaßt, wobei der Steuerpegel des DC-Versatz- Controllers (71) auf die negative Seite oder positive Seite in Übereinstimmung mit der positiven Seite oder negativen Seite der Verschiebungsrichtung des erfaßten DC-Pegels gesetzt wird.

12. Digitale Demodulations-Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Offset-Pegeldetektor (72) versehen ist mit einem speziellen Signalpunkt- ROM, welches, wenn die Fehlerrate schlecht ist, spezielle Signalpunkte auswählt und die Verschieberichtung des DC-Pegels für die speziellen Signalpunkte erfaßt, wobei die speziellen Signalpunkte Signalpunkte entsprechend dem maximalen Pegel und minimalen Pegel des analogen Demodulationssignals sind, und welcher als Eingabe die Datenbits DI und DQ und Fehlerbits &epsi;I und &epsi;Q von dem Speicher empfängt, und das Auftreten von Signalpunkten entsprechend dem maximalen und minimalen Pegel erfaßt.

13. Digitale Demodulations-Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die speziellen Signalpunkte so voreingestellt sind, daß die Anzahl von Signalpunkten entsprechend dem maximalen Pegel und die Anzahl von Signalpunkten entsprechend dem minimalen Pegel fast gleich sind.

14. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Detektor (11) versehen ist mit zumindest einem I- Kanal-Mischer (171) und Q-Kanal-Mischer (172) zum Empfangen der Übertragungssignale, einem Oszillator (15) zum Geben eines Trägers für die Demodulation an die Mischer, und einem &pi;/2-Hybrid (16) zum Verzögern der Phase des Trägers eines der Mischer um &pi;/2, und

ein Phasendetektor (91) vorgesehen ist zum Steuern der Oszillationsphase des Oszillators (15) zur Steuerung auf die Plus- oder Minusseite in Übereinstimmung damit, ob die Phase der Signalpunkte, die die Datenbits DI und DQ zeigen, zur Plus- oder Minusseite abweicht unter Benutzung der ausschließlichen ODER-Ausgabe der Polaritätsbits PI und des Fehlerbits &epsi;Q von dem Speicher als Phasensteuerausgabe.

15. Digitale Demodulations-Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher (21) eine Vielzahl von ROMs umfaßt, wobei die Vielzahl von ROMs nacheinander entsprechend den Daten als wiederholte Eingabe eine Reihe der digitalen Demodulationssignale empfangen und die Vielzahl von ROMs die Daten DI, DQ, Polaritätsbits PI, PQ und Fehlerbits &epsi;I und &epsi;Q ausgeben entsprechend diesen Daten in gegenseitiger und paralleler Art und Weise.

16. Digitale Demodulations-Vorrichtung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß der Speicher ein ROM oder RAM umfaßt.