JPH0138695Y2

JPH0138695Y2 -

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Publication number: JPH0138695Y2
Application number: JP1988091041U
Authority: JP
Priority date: 1983-01-11
Filing date: 1988-07-11
Publication date: 1989-11-20
Also published as: DE3300699A1; JPS59144970A; EP0115609A3; US4829420A; EP0115609B1; EP0115609A2; JPS6421443U; DE3379919D1; DE3300699C2

Description

【考案の詳細な説明】本考案は、データ伝送接続を開始するデータ処
理装置において所望のデータ処理装置に属するメ
モリの記憶セル・アドレスが形成され、多重伝送
システム（バス・システム）に送出され、このア
ドレスが各データ処理装置で受信され、各メモリ
のアドレス・ボリユームとの連携性がチエツクさ
れるように構成された多重伝送システムにおい
て、複数データ処理装置のそれぞれアドレス・ボ
リユームを有する各メモリをアドレスする回路に
関する。

複数のデータ処理装置が接続されている多重伝
送システムは、データ処理装置が計算機である場
合にはマルチコンピユータ・システムと呼ぶこと
もできる。以下の説明を簡単にするため、多重伝
送システムに接続可能なデータ処理装置をプロセ
ツサとも呼称する。ただし、プロセツサ以外のデ
ータ処理装置が接続される場合も考えられる。ま
た多重伝送システムは、当業者間で広く使用され
ている用語に従つて、以下に“バス”と呼称す
る。

バスに接続されたデータ処理装置又はプロセツ
サに内部メモリが付属することも可能である。バ
スには、データ記憶装置である外部メモリを接続
することもでき、この外部メモリは、同じくバス
に接続されているプロセツサ、コンピユータ、
DMAユニツトと交信することができる。DMA
ユニツトは、直接メモリ・アクセス装置（DMA
装置）及び連携の制御装置を含む。このDMAユ
ニツトは、データの入出力及び表示を行なうこと
のできるデータ端末装置に接続している。

これらすべのデータ処理装置は、バスを介して
互いに交信、即ち、情報光換し合うことができ、
情報は常に、送信装置ではメモリから取出され、
受信装置ではメモリに取込まれねばならない。こ
のためにはメモリをアドレスする必要があり、そ
こで、送信装置がアドレス信号を形成してこれを
バスに送り、アドレス信号はバスを介して伝送さ
れ、単数又は複数の他の装置に達するとこれら装
置において、アドレス信号と共に伝送されたアド
レス情報が受信装置に存在するメモリのアドレ
ス・ボリユームと対応するかどうかがチエツクさ
れる。対応しない場合には受信装置においてそれ
以上のスイツチング動作は起こらない。しかし、
アドレス情報が受信装置メモリのアドレス・ボリ
ユームと対応すれば、アドレス信号によつて指定
された装置に到達し、この装置のメモリは、引続
き送信装置からバスを介して伝送される情報を取
込むことができる。

従来は、１つのアドレス・ワードが所望プロセ
ツサのアドレスを表わし、もう１つのアドレス・
ワードがこのプロセツサに属する内部メモリの記
憶場所のアドレスを表わすようにして、多重伝送
システムに接続しているプロセツサの内部メモリ
を選択的にアドレスした。このアドレス方法の短
所は、２段階アドレスに要する時間にある。ま
た、この２段階アドレス用として多重伝送システ
ムを特別に構成しなければならない。なぜなら、
時間的に相前後する２段階に分ければ、アドレス
動作をこれに応じて時間制御する必要があり、
別々のアドレス部分を同時に伝送するとすれば、
この方式に合わせた特別な伝送線が必要となるか
らである。もう１つの短所は、所望のメモリに接
続する際に、２つの異なるアドレス部分ごとに特
別な制御動作が必要となることである。

本考案の目的は、アドレス信号及び制御信号を
形成するために必要な時間及び回路上の負担を軽
減すると共に、多重伝送システムに接続された複
数のデータ処理装置のメモリをアドレスする回路
として、所望の各メモリに対する自動的な直接ア
ドレスに際しても伝送線及び回路技術上特別なコ
ストが付加されないような回路を提案することに
ある。

この目的を達成するため、本考案では、データ
伝送接続を開始するデータ処理装置において所望
のデータ処理装置に属するメモリの記憶セル・ア
ドレスが形成され、多重伝送システムに送られ、
このアドレスが各データ処理装置で受信され、各
メモリのアドレス・ボリユームとの連携性がチエ
ツクされるように構成されるとともに、データ処
理装置は内部アドレス・ボリユームの範囲内で所
属メモリと交信できるように構成された多重伝送
システムであつて、多重伝送システムの各データ
処理装置が、データ処理装置メモリの先頭アドレ
スから始まるすべてのメモリの連続的な総アドレ
ス・ボリユームに関してすべてのデータ処理装置
メモリの記憶セル・アドレスを直接的に形成でき
る手段と、形成されたそれぞれのアドレスを転送
前に所属メモリの外部先頭アドレスの値だけ増大
する手段と、受信されたまたは特定メモリに供給
されるアドレスを、このメモリの外部先頭アドレ
ス分だけ減少する手段とを備えたものである。

データ処理装置のメモリの、場合によつては量
の異なるアドレス・ボリユームを連続的に並べた
のが総アドレス・ボリユームであり、その大きさ
はすべての個別アドレス・ボリユームの合計に相
当する。多重伝送システムに接続した各データ処
理装置がこの総アドレス・ボリユームの範囲内で
すべてのアドレスを形成することができれば、シ
ステムに属する各記憶セルを直接アドレスするこ
とができる。この場合、アドレス・ワードは比較
的長くなるが、個々の所望のデータ処理装置及び
これに接続しているメモリを別々にアドレスする
ために従来必要としたような２段階制御ではなく
単一制御段階でアドレス・ワードを伝送すること
ができる。この利点を考慮すれば、従来の２分割
アドレスよりもアドレスが長くなるとしてもその
ことは大した問題ではない。

本考案を実施するには種々の態様が考えられ、
回路コストまたはシステム構成上の条件に従つて
選択すればよい。以下図面を参照して２つの実施
例を説明するが、第２の実施例は、回路技術上の
コストをより軽減化できるもので、データ処理装
置から送信する各アドレスをバスに送る前に一定
の方法で編成する。その前提となるのは、総アド
レス・ボリユームが個別アドレス・ボリユームを
並べたものであるから、この連続的な総アドレ
ス・ボリーム内で各送信データ処理装置のメモリ
のアドレス・ボリユームが特定の位置を占めるこ
とである。個々のデータ処理装置から見て、総ア
ドレス・ボリユームが各装置に属するメモリの先
頭アドレスで始まるならば、各データ処理装置に
おいて形成される他のデータ処理装置の記憶セ
ル・アドレスは前記先頭アドレスと関連するか
ら、システムのすべてのメモリの各記憶セルは、
システム内における各プロセツサの位置に応じて
異なるアドレスによつて検索又はアクセスされ、
従つて、記憶セルをアドレスする際にあいまいさ
が伴う。このあいまいさを排除するには、送信さ
れるアドレスをバスを介して伝送した場合に、他
のデータ処理装置のうちの１つのデータ処理装置
だけでこの装置に属するメモリに対する検索アド
レスであると弁別されるように、この送信される
アドレスを送出側データ処理装置で変換しなけれ
ばならない。この変換処理として、当初は、送信
プロセツサのメモリの内部先頭アドレスと関連す
る伝送アドレスをこのメモリの外部先頭アドレス
の値だけ増大させる。ただし、この外部先頭アド
レスは、第１データ処理装置メモリの先頭アドレ
スに始まる総アドレス・ボリユームと関連する。
こうして増大したアドレスがバスを介して伝送さ
れ、このアドレスは常に、バスから見ればすべて
のデータ処理装置についても同じであつて同じ先
頭アドレスを有する総アドレス・ボリユームと関
連する。こうして伝送されたアドレスが受信態勢
にあるデータ処理装置に達すると、ここでチエツ
クされる。このチエツクは、各データ処理装置に
おいてまず受信アドレスを減少することで行なわ
れる。減少値は、チエツクするデータ処理装置の
メモリを表わす外部先頭アドレスに相当する値で
ある。

詳しくは実施例にもとづいて後述するように、
本考案では、複数の制御段階を補足しなくても所
望の記憶セルを明確かつ直接的に検索又はスクセ
スすることができる。形成されるアドレスは、送
信前及び受信後に各プロセツサにおいてそれぞれ
加算処理及び減算処理を施されるだけであり、複
数段階にわたつて行なわれるコストのかかる復号
又はプレアドレス及びアドレス割当の必要はな
い。

本考案の回路構成及びこれを利用したアドレス
方法は、添付図面にもとづく以下の説明から明ら
かになるであろう。

第１図には、バス１１及び複数のデータ処理装
置又はデータ記憶装置１２及至１６を含む多重伝
送システムの一般的な構成を図示した。このシス
テムは、バス１１を介して互いに接続し、かつ情
報を交換する。装置１２乃至１６は、それぞれ構
成を異にする装置であつてもよい。例えば装置１
２，１３及び１４はそれぞれ、信号送受信器Ｓ／
Ｅ、プロセツサ、内部メモリ及び内部バスを含む
プロセツサ・ユニツトである。装置１５はグロー
バル・メモリ・ユニツトであり、信号送受信器
Ｓ／Ｅ及びグローバル・メモリを含む。装置１６
はDMAユニツトであり、信号送受信器Ｓ／Ｅ
と、データ端末装置に接続可能な直接メモリ・ア
クセスのためのDMA制御装置とを含む。バス１
１は、２つ以上のデータ処理装置の間での任意交
信を可能にする複数の信号伝送線の束から成る。
各データ処理装置１２乃至１６は、他のデータ処
理装置の１つのメモリを検索又はアクセスし、結
局のところ固有メモリを加えて前記メモリと情報
を交換することができる。このためには送信装置
が受信装置の所望メモリをアドレスする必要があ
り、このため下記のようなアドレス方法が実施さ
れる。

まず個々の装置のアドレス・ボリユームの構成
を説明する。第１図に示すように、個々の装置１
２乃至１５とバス１１との間に外部アドレス・フ
イールドを設ける。この外部アドレス・フイール
ドは、第１図に示す例の場合なら０〜4Mバイト
の範囲の総アドレス・ボリユームを持つ。この総
アドレス・ボリユームは、装置１２乃至１５の個
別アドレス・ボリユームから構成されるが、この
場合、装置１２が内部アドレス・ボリユーム０〜
１／２MBの内部メモリを具備し、装置１３がアド
レス・ボリユーム０〜1MBの内部メモリを具備
し、装置１４がアドレス・ボリユーム０〜3/4
MBの内部メモリを具備し、装置１５がアドレ
ス・ボリユーム０〜7/4MBのグローバル・メモ
リを具備するものと仮定する。装置１６は、
DMAユニツトとして内部メモリを含まない。

第１図から明らかなように、装置１２乃至１５
の個別アドレス・ボリユームが全体で、外部アド
レス・フイールドであるアドレス・ボリユーム０
〜4MBを構成する。内部アドレス・フイールド
は、各装置１２乃至１５について内部アドレス・
ボリユームによつて構成される。この内部アドレ
ス・ボリユームの範囲内で、各プロセツサは、内
部バス（１−BUS）を介してそれぞれ連携の内
部メモリと交信することができる。

次に、本考案の回路を用いたアドレス方法を利
用して、バスを介して送信装置からデータ処理装
置のメモリをアドレスする態様を、第２図を参照
して説明する。第２図は、個別アドレス・ボリユ
ームAV₁，AV₂，AV₃……AV_o-1，AVnから構
成される総アドレス・ボリユームを円形に略示し
ている。この総アドレス・ボリユーム _o 〓¹ AV の外部先頭アドレスEA₁は、例えば初期値０を取
る。この先頭アドレスから、第１図矢印Ｅの方向
に組合わせられた総アドレス・ボリユームは、第
１図中符号１２乃至１５に示す個々のデータ処理
装置のアドレス・ボリユームの総和と理解するこ
とができる。第２図には、それぞれのアドレス・
ボリユームAVに対し外部先頭アドレスEAを示
してあり、この外部先頭アドレスEAは、総アド
レス・ボリユームによつて構成される外部アドレ
ス・フイールドに対して、円周上矢印Ｅの方向に
その先頭に示してあるアドレス・ボリユームに対
応する。例えば、外部先頭アドレスEA₂はアドレ
ス・ボリユームAV₁の値に対応し、先頭アドレ
スEA₃は先行するアドレス・ボリユームの値、即
ち、和AV₁＋AV₂に対応する。一般式として、
下記関係が成立する。

EA＝_o-1 〓¹ AV 第１図は、個別のアドレス・ボリユームAVご
との内部先頭アドレスをも示す。どの内部先頭ア
ドレスも値０を取る。

データ処理装置１２乃至１５（第１図）のそれ
ぞれが、例えば第２図に示すような総アドレス・
ボリユームに対応する数のアドレスを形成するこ
とができれば、以下に述べるような態様ですべて
のデータ処理装置の各記憶セルを直接検索するこ
とが可能である。そこで、例えば、第２図に略示
する伝送路Ｃに従つてアドレス・ボリユーム
AVmのデータ処理装置から、アドレス・ボリユ
ームAVnの範囲内にあり、内部アドレスIn及び
外部アドレスEnを有する記憶セルをアドレスす
るものと仮定する。

仮定に従い、各データ処理装置が総アドレス・
ボリユームに対応する数のアドレスを形成するこ
とができ、各データ処理装置には詳しくは後述す
るように、総アドレス・ボリユームのどの位置に
各データ処理装置のアドレス・ボリユームが組入
れられているかに関する情封が存在するから、ア
ドレス・ボリユームがAVmのデータ処理装置
は、内部先頭アドレスIAmにもとづき、第２図
に矢印Ｅで示す回転方向に外部アドレスEnまで
のアドレス・ボリユームの和に相当する値を有す
るアドレスを形成することができる。このアドレ
スの値は _o-1 〓^m AV＋AVa である。この値を外部アドレス・フイールドに組
入れ、アドレス・ボリユームAVnの範囲内で内
部アドレスInの記憶セルを検索するのに誤りない
ようにするためには、これを外部先頭アドレス
EA₁と関連させねばならない。この関連づけは、
送信データ処理装置において、すでに述べたよう
に形成されたアドレスに外部先頭アドレスEAm
の値だけ加算し、こうして増大したアドレスをバ
ス１１（第１図）で伝送することによつて達成さ
れる。

バス１１に接続しているすべてのデータ処理装
置において、バス１１に現われ送信データ処理装
置で外部先頭アドレスEAmだけ加算されたアド
レスは、各データ処理装置に対応する外部先頭ア
ドレスだけ減算される。アドレス・ボリユームが
AVnである装置の場合、受信アドレスは先頭ア
ドレスEAnの値だけ減算される。即ち、下記の
計算が行なわれる。

_o 〓^m AV＋AVa＋_n-1 〓¹ AV−_o-1 〓¹ AV＝AVa 従つて、以上に述べた演算の結果、アドレス・
ボリユームがAVnであるデータ処理装置には、
検索すべき内部アドレスInの値と正確に一致する
値AVaが残る。

次に、第３図及び第４図を参照して、第１図に
示す装置１２乃至１４の１つに相当するデータ処
理装置内で本考案を利用したアドレス方法を実施
する場合の本考案の回路の機能を説明する。第３
図は、第２図に示す総アドレス・ボリユームの範
囲内にアドレス・ボリユームAVnを持つことの
できるデータ処理装置のアドレス送信部を示し、
第４図はそのアドレス受信部を示す。この装置
は、プロセツサ２０及び内部メモリ２５を含み、
信号路３４，４０を介してバス１１に接続してい
る。

データ処理装置がバス１１を介して他の１つの
データ処理装置に接続したい場合には、そこで生
ずる情報交換は、プロセツサ２０が他の１つのデ
ータ処理装置の記憶セル又はメモリ部分のアドレ
スを形成することによつて、開始されねばならな
い。このアドレスは内部バス２１に送られるが、
プロセツサ２０は、このバス２１を介して内部ア
ドレスにより直接的に内部メモリ２５と交信する
ことができる。アドレスは信号路２２を介して
SN7485型比較回路２４の入力Ｂに達し、この比
較回路２４の入力Ａには、内部メモリ２５のアド
レス・ボリユームAVnに対応する値が供給され
る。プロセツサ２０によつて形成されたアドレス
は、信号路３２を介してSN7483型加算回路２９
の一方の入力にも達し、加算回路２９の他方の入
力には、第２図に示す順序で先行するデータ処理
装置又はその内部メモリのアドレス・ボリユーム
の和に対応する値が信号路３１を介して供給され
る。この値は、データ処理装置において固定的に
設定されるのだが、このために、コード化スイツ
チとも呼称することのできる装置３０を設ける。
このコード化スイツチ３０は、データ処理装置の
設置に際して、すでに述べたように内部メモリ２
５の先頭アドレスに対応する値に設定できる機械
的又は電子的スイツチ装置で構成することができ
る。

比較回路２４は、入力Ｂを介して供給されるア
ドレスがデータ処理装置のアドレス・ボリユーム
AVnに適合するかどうかを決定する。供給され
るアドレスがアドレス・ボリユームAVnよりも
大きい値を取れば、比較回路２４の出力Ａ＜Ｂ、
外部メモリ・アクセスを表わす制御信号を出力す
る。比較結果がアドレス・ボリユームAVnより
も小さいか又はこれと等しい場合、出力Ａ≧Ｂか
ら内部アクセスを表わす制御信号を出力する。即
ち、プロセツサ２０は、内部メモリ２５と直接交
信することできる。

信号路２６を介して出力された制御信号は、シ
ーケンス制御回路２８を介して、バス・ドライバ
とも称呼される送信回路２７に達する。この制御
信号は、形成されたアドレスと装置３０で形成さ
れた値とを加算回路２９において加算して得られ
る和出力を解放させ、その結果、信号路３３を介
してバス・ドライバ２７に供給されるこの和アド
レスは、信号路３４を介してバス１１に送り出さ
れる。

シーケンス制御回路２８は、多重伝送システム
の特殊な動作様式に従つてバス・ドライバ２７の
動作を所定のタイミングで整合させるから、信号
路３４を介してバス１１に送られたアドレスはバ
ス動作と同調又は同期して伝送される。

バス１１を介して伝送されるアドレスの受信
は、第４図に示す回路で行なわれる。アドレス信
号は、信号路４０を介して信号受信器４１に達
し、場合によつては増幅された後、信号路４２を
介してアドレス・レジスタ４３に供給される。ア
ドレスは、アドレス・レジスタ４３から信号路４
７を介してSN7483型加算回路４８に供給され、
内部メモリ２５の先頭アドレスに対応する値だけ
減算される。この値は、第３図に関連してすでに
説明した通りであり、装置３０から信号路４４を
介してインバータ４５に、さらに信号路４６を介
して加算回路４８に供給される。インバータ４５
の反転作用下に加算回路４８が実質的には減算を
行ない、その出力は信号路４９上に、バス１１を
介して受信されたアドレスを装置３０において形
成された値だけ減算した値に相当するアドレスを
供給する。この減少アドレスはSN7485型比較回
路５０に達し、この比較回路５０において、この
アドレスが内部メモリ２５に設定されているアド
レス・ボリユームに適合するかどうかが確認され
る。もし適合すれば、比較回路５０の出力Ａ＜Ｂ
に制御信号が現われ、この制御信号がゲート回路
５１を開き、その結果、受信アドレスが信号路５
２を介して内部メモリ２５に達する。

比較回路５０の比較結果から、受信アドレスが
アドレス・ボリユームAVnと適合しないと判明
すれば、ゲート回路５１が開放されず、従つて、
内部メモリ２５を検索又はアクセスすることはで
きない。この場合、受信アドレスと適合するアド
レス・ボリユームを有する他の一つのデータ処理
装置において検索又はアクセスが行なわれる。即
ち、該当のデータ処理装置が自動的に選択され
る。

すでに述べたように、装置３０は機械的又は電
子的コード化スイツチで構成することができる
が、多重伝送システムの任意の場所から調整可能
なレジスタとして構成してもよい。その場合、例
えば、装置３０で形成される値をプログラム制御
により変化させ、もつて、第２図に示す順序の範
囲内でデータ処理装置を置換えることができる。

第５図には本考案の第２実施例である回路構成
を示した。この回路構成によつて送信されたアド
レスの受信は、第４図に示した回路構成で行なう
ことができる。

第５図図示の回路構成は、多重伝送システムの
各データ処理装置がすべてのメモリの記憶セル・
アドレスを、該システムの第１データ処理装置の
メモリの先頭アドレスに始まる連続的なアドレ
ス・スベースに属するものと見なす、という原理
に従つて動作する。

この構成では、すべてのメモリの総アドレス・
ボリユーム中における各データ処理装置メモリの
アドレス・ボリユームは窓を構成し、その窓は、
例えば第２図に示したパターンのアドレス・ボリ
ユームAVmの場合なら、先頭アドレス _n-1 〓¹ AV に始まり、未尾アドレス _n 〓¹ AV で終わる。この構成では、データ処理装置の内部
アドレスがバスを介して伝送される外部アドレス
と一致する。

第５図には、図示の回路構成によつてアドレス
を伝送するためのバス１１も示してある。この回
路構成は、信号路５４を介してバス１１に接続
し、第３図に示した回路構成と同様に送信回路５
７を含む。プロセツサ５５がメモリとの交信開始
のためにアドレスを形成し、このアドレスは、送
信回路５７の内部バス７１を介して２つの比較回
路７２，５３に供給され、加算回路５９を介して
内部メモリ７０に供給される。第３図に示す回路
構成の場合と同様に、 _o-1 〓¹ AV を出力することのできる装置６０も含む。この値
は、比較量として比較回路５３に供給され、第１
被加数として加算回路５８に供給され、更にイン
バータ５６に供給される。インバータ５６は反転
処理後、この値を第２被加数として加算回路５９
に供給する。

加算回路５８に対する第２被加数は、内部メモ
リ７０のアドレス・ボリユームに相当する値
AVnである。

比較回路７２，５３はSN7485型であり、加算
回路５８，５９はSN7483型である。

プロセツサ５５によつて形成されたアドレス
は、比較回路５３において、装置６０から出力さ
れる値 _o-1 〓¹ AV と比較される。この値は、内部メモリ７０の外部
先頭アドレスに相当する。この内部メモリ７０の
外部末尾アドレスは、装置６０から出力される値
と値AVnとの和に相当し、これは加算回路５８
で形成される。この和が比較量として比較回路７
２に供給され、該比較回路７２が、プロセツサ５
５から出力されるアドレスとの比較を行なう。こ
のアドレスが内部メモリ７０のアドレス・ボリユ
ームに含まれるなら、比較回路５３の出力Ａ≧Ｂ
及び比較回路７２の出力Ａ＜Ｂがアンド部材６１
に対して論理１信号を供給する一方、このアンド
部材６１がこの検索又はアクセスに際して内部メ
モリ７０に対して制御信号を供給する。従つて、
プロセツサ５５で形成され、あらかじめ加算回路
５９において外部先頭アドレスの反転値を減算さ
れ、内部アドレスとして検知されたこのアドレス
により、前記内部メモリ７０を検索することがで
きる。内部メモリ７０に対する制御信号はインバ
ータ６２にも供給され、このインバータ６２は、
プロセツサ５５から出力されたアドレスを送信回
路５７がバス１１に送ることを阻止する。

プロセツサ５５で形成されたアドレスが内部メ
モリ７０のアドレス・ボリユームに含まれない場
合には、比較回路５３の出力Ａ≧Ｂ若しくは比較
回路７２の出力Ａ＜Ｂ又は双方の出力がアンド部
材６１に論理０信号を供給する。アンド部材６１
もまたインバータ６２に論理０信号を供給し、そ
の結果、送信回路５７が作動し、プロセツサ５５
で形成されたアドレスがバス１１に達し、別のデ
ータ処理装置又は第４図に示すような回路構成に
伝送可能となる。同時に、内部メモリ７０は、ア
ンド部材６１の論理０信号により、加算回路５９
からのアドレスを収納できないようにロツクされ
る。

【図面の簡単な説明】

第１図は、データ処理装置を含む多重伝送シス
テムを略示する構成図、第２図は、本考案の方法
によつて採用されるアドレス形成原理を示す原理
図、第３図は本考案の第１実施例における送信側
データ処理装置の構成図、第４図は、同じく受信
側データ処理装置の構成図、第５図は、本考案の
第２実施例における送信側データ処理装置の構成
図である。１１……バス、１２，１３，１４……プロセツ
サ・ユニツト、１５……グローバル・メモリ・ユ
ニツト、１６……DMAユニツト、２０……プロ
セツサ、２１……内部バス、２２……信号路、２
４……比較回路、２５……内部メモリ、２６……
信号路、２７……送信回路（バス・ドライバ）、
２８……シーケンス制御回路、２９……加算回
路、３０……コード化スイツチ、３１……信号
路、３２……信号路、３４……信号路、４０……
信号路、４１……信号受信器、４２……信号路、
４３……アドレス・レジスタ、４４……信号路、
４５……インバータ、４６……信号路、４８……
加算回路、４９……信号路、５０……比較回路、
５１……ゲート回路、５２……信号路、５３……
比較回路、５４……信号路、５５……プロセツ
サ、５６……インバータ、５９……加算回路、６
０……装置、６１……アンド部材、６２……イン
バータ、７０……内部メモリ、７２……比較回
路。

Claims

【実用新案登録請求の範囲】 (1) データ伝送接続を開始するデータ処理装置に
おいて所望のデータ処理装置に属するメモリの
記憶セル・アドレスが形成され、多重伝送シス
テムに送られ、このアドレスが各データ処理装
置で受信され、各メモリのアドレス・ボリユー
ムとの連携性がチエツクされるように構成され
るとともに、データ処理装置は内部アドレス・
ボリユームの範囲内で所属メモリと交信できる
ように構成された多重伝送システムであつて、
多重伝送システムの各データ処理装置が、デー
タ処理装置メモリの先頭アドレスから始まるす
べてのメモリの連続的な総アドレス・ボリユー
ムに関してすべてのデータ処理装置メモリの記
憶セル・アドレスを直接的に形成する手段と、
形成されたそれぞれのアドレスを転送前に所属
メモリの外部先頭アドレスの値だけ増大する手
段と、受信されたまたは特定メモリに供給され
るアドレスを、このメモリの外部先頭アドレス
分だけ減少する手段とを備えたことを特徴とす
る多重伝送システムにおける複数のデータ処理
装置のメモリをアドレスする回路。 (2) 受信されたまたは特定メモリに供給されるア
ドレスを、このメモリの外部先頭アドレス分だ
け減少する手段が、アドレスが所属メモリのア
ドレス・ボリユームに対応するかどうかを確認
するため所属メモリのアドレス・ボリユームを
表わす量と比較し、比較結果に従つてこのアド
レスを多重伝送システムに送るか、または所属
メモリに供給する手段を含むことを特徴とする
実用新案登録請求の範囲第(1)項に記載の多重伝
送システムにおける複数のデータ処理装置のメ
モリをアドレスする回路。 (3) データ伝送接続を開始するデータ処理装置に
おいて所望のデータ処理装置に属するメモリの
記憶セル・アドレスが形成され、多重伝送シス
テムに送られ、このアドレスが各データ処理装
置で受信され、各メモリのアドレス・ボリユー
ムとの連携性がチエツクされるように構成され
るとともに、データ処理装置は内部アドレス・
ボリユームの範囲内で所属メモリと交信できる
ように構成された多重伝送システムであつて、
多重伝送システムの各データ処理装置が、デー
タ処理装置メモリの先頭アドレスから始まるす
べてのメモリの連続的な総アドレス・ボリユー
ムに関してすべてのデータ処理装置メモリの記
憶セル・アドレスを直接的に形成する手段と、
形成されたそれぞれのアドレスを転送前に所属
メモリの外部先頭アドレスの値だけ増大する手
段と、受信されたまたは特定メモリに供給され
るアドレスを、このメモリの外部先頭アドレス
分だけ減少する手段と、所属メモリの外部先頭
アドレスを表わす量を出力する手段とを備えた
ことを特徴とする実用新案登録請求の範囲第(1)
項または第(2)項に記載の多重伝送システムにお
ける複数のデータ処理装置のメモリをアドレス
する回路。 (4) 受信されたまたは特定メモリに供給されるア
ドレスを、このメモリの外部先頭アドレス分だ
け減少する手段が、アドレスが所属メモリのア
ドレス・ボリユームに対応するかどうかを確認
するため所属メモリのアドレス・ボリユームを
表わす量と比較し、比較結果に従つてこのアド
レスを多重伝送システムに送るか、または所属
メモリに供給する手段を含むことを特徴とする
実用新案登録請求の範囲第(3)項に記載の多重伝
送システムにおける複数のデータ処理装置のメ
モリをアドレスする回路。 (5) 外部先頭アドレスを表わす量を出力する手段
が、機械的または電子的コード化スイツチであ
ることを特徴とする実用新案登録請求の範囲第
(3)項または第(4)項に記載の多重伝送システムに
おける複数のデータ処理装置のメモリをアドレ
スする回路。 (6) 外部先頭アドレスを表わす量を出力する手段
が、レジスタであることを特徴とする実用新案
登録請求の範囲第(3)項または第(4)項に記載の多
重伝送システムにおける複数のデータ処理装置
のメモリをアドレスする回路。