JPH01297626A - アクティブマトリックスアレイとその検査方法 - Google Patents
アクティブマトリックスアレイとその検査方法Info
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- JPH01297626A JPH01297626A JP63128939A JP12893988A JPH01297626A JP H01297626 A JPH01297626 A JP H01297626A JP 63128939 A JP63128939 A JP 63128939A JP 12893988 A JP12893988 A JP 12893988A JP H01297626 A JPH01297626 A JP H01297626A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/315—Contactless testing by inductive methods
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイとその検査方法に関す
るものである。
るアクティブマトリックスアレイとその検査方法に関す
るものである。
従来の技術
従来より液晶表示装置として、単純マトリックス型液晶
表示装置が用いられてきたが、コントラストなどの問題
がある。そこで近年では各絵素電極に薄膜トランジスタ
（以後、ＴＰＴと呼ぶ。）を形成するアクティブマトリ
ックス型液晶表示装置が用いられつつある。前記アクテ
ィブマトリックス型液晶表示装置に用いるアクティブマ
トリックスアレイには数万個以上のＴＰＴを形成する必
要がある。前記ＴＰＴをすべて無欠陥で形成することは
困難である。したがって、アクティブマトリックスアレ
イの検査をおこない、良・不良の判定をおこなう必要が
ある。
表示装置が用いられてきたが、コントラストなどの問題
がある。そこで近年では各絵素電極に薄膜トランジスタ
（以後、ＴＰＴと呼ぶ。）を形成するアクティブマトリ
ックス型液晶表示装置が用いられつつある。前記アクテ
ィブマトリックス型液晶表示装置に用いるアクティブマ
トリックスアレイには数万個以上のＴＰＴを形成する必
要がある。前記ＴＰＴをすべて無欠陥で形成することは
困難である。したがって、アクティブマトリックスアレ
イの検査をおこない、良・不良の判定をおこなう必要が
ある。
以下、図面を参照しながら従来のアクティブマトリック
スアレイとその検査方法について説明する。
スアレイとその検査方法について説明する。
第８図は従来のアクティブマトリックスアレイ。
の等価回路図である。第８図において、Ｇ ＋ Ｇ
−（ただし、ｍは整数）はゲート信号線、Ｓ ＋
Ｓ 、。
−（ただし、ｍは整数）はゲート信号線、Ｓ ＋
Ｓ 、。
（ただし、ｎは整数）はソース信号線、Ｔ１．、、ｌは
ＴＦＴ、Ｐ−は絵素電極である。第４図で明らかなよう
にガラス基板または半４体基板上にゲート信号線とソー
ス信号線と前記信号線の交点近傍にＴＦＴおよび絵素電
極を形成することによりアクティブマトリックスアレイ
は構成されていた。またＴＰＴは各ゲート信号線に印加
された電圧によりオン状態になり、その時のソース信号
線に印加されている電圧を絵素電極に印加する。
ＴＦＴ、Ｐ−は絵素電極である。第４図で明らかなよう
にガラス基板または半４体基板上にゲート信号線とソー
ス信号線と前記信号線の交点近傍にＴＦＴおよび絵素電
極を形成することによりアクティブマトリックスアレイ
は構成されていた。またＴＰＴは各ゲート信号線に印加
された電圧によりオン状態になり、その時のソース信号
線に印加されている電圧を絵素電極に印加する。
第９図は従来のアクティブマトリックスアレイの検査方
法を説明するための説明図である。第９図において、４
．９はゲート信号線およびソース信号線と電気的接続を
するための接続手段の１例であるプローブ、１０はソー
ス信号線の直流電圧を検出するための電圧検出手段、１
１はゲート信号線に直流電圧を印加するための電圧印加
手段、８はゲート信号線とソース信号線の交点部に発生
した短絡欠陥（以後、クロスショートと呼ぶ）、７はＴ
ＰＴのゲート・ドレイン間に発生した短絡欠陥（以後、
Ｇ−Ｄ短絡と呼ぶ。）である。まずプローブ４をゲート
信号線Ｇ、に圧接する。次に電圧印加手段よりＴＰＴを
動作状態にする電圧（以後、オン電圧と呼ぶ）をゲート
信号線Ｇ１に印加する。
法を説明するための説明図である。第９図において、４
．９はゲート信号線およびソース信号線と電気的接続を
するための接続手段の１例であるプローブ、１０はソー
ス信号線の直流電圧を検出するための電圧検出手段、１
１はゲート信号線に直流電圧を印加するための電圧印加
手段、８はゲート信号線とソース信号線の交点部に発生
した短絡欠陥（以後、クロスショートと呼ぶ）、７はＴ
ＰＴのゲート・ドレイン間に発生した短絡欠陥（以後、
Ｇ−Ｄ短絡と呼ぶ。）である。まずプローブ４をゲート
信号線Ｇ、に圧接する。次に電圧印加手段よりＴＰＴを
動作状態にする電圧（以後、オン電圧と呼ぶ）をゲート
信号線Ｇ１に印加する。
次にプローブ９をソース信号線ｓ１に圧接し、ソース信
号線Ｓｌに直流電圧が発生していないかを電圧検出手段
１０で検出する。同様にＳｚ、Ｓｉとすべてのソース信
号線にプローブ９を圧接し、直流電圧が発生していない
かを検出していく。次にプローブ４をゲート信号線Ｇ２
に圧接し、同様の方法によりソース信号線に直流電圧が
発生していないかを検出する。前述の方法をすべてのゲ
ート信号線およびソース信号線におこなうことにより、
アクティブマトリックスアレイは検査される。第９図の
アクティブマトリックスではクロスショート８が発生し
ているため、ゲート信号線Ｇ２に電圧を印加したとき、
クロスショート８を通じてソース信号線Ｓ、に直流信号
が印加される。したがって、クロスショート８を検出す
ることができる。
号線Ｓｌに直流電圧が発生していないかを電圧検出手段
１０で検出する。同様にＳｚ、Ｓｉとすべてのソース信
号線にプローブ９を圧接し、直流電圧が発生していない
かを検出していく。次にプローブ４をゲート信号線Ｇ２
に圧接し、同様の方法によりソース信号線に直流電圧が
発生していないかを検出する。前述の方法をすべてのゲ
ート信号線およびソース信号線におこなうことにより、
アクティブマトリックスアレイは検査される。第９図の
アクティブマトリックスではクロスショート８が発生し
ているため、ゲート信号線Ｇ２に電圧を印加したとき、
クロスショート８を通じてソース信号線Ｓ、に直流信号
が印加される。したがって、クロスショート８を検出す
ることができる。
またＧ−Ｄ短絡欠陥７が発生しているため、ゲート信号
綿Ｇ２に電圧を印加したとき、ＴＰＴのＴ２□だオン状
態となる。したがってゲート信号ｌａｗ→Ｇ−Ｄ短絡欠
陥７→ＴＦＴのＴｚ２のドレイン→ＴＦＴのＴ２□のソ
ース−ソース信号線Ｓ２なる電流経路が生じるため、Ｇ
−Ｄ短絡欠陥７を検出することができる。なお、クロス
ショート８とＧ−り短絡欠陥７との判別は電圧の出力の
大きさの差異によりおこなう。
綿Ｇ２に電圧を印加したとき、ＴＰＴのＴ２□だオン状
態となる。したがってゲート信号ｌａｗ→Ｇ−Ｄ短絡欠
陥７→ＴＦＴのＴｚ２のドレイン→ＴＦＴのＴ２□のソ
ース−ソース信号線Ｓ２なる電流経路が生じるため、Ｇ
−Ｄ短絡欠陥７を検出することができる。なお、クロス
ショート８とＧ−り短絡欠陥７との判別は電圧の出力の
大きさの差異によりおこなう。
発明が解決しようとする課題
近年、アクティブマトリックスアレイの信号線ピッチは
２００μｍ以下と非常に小さくなる傾向にある。また絵
素数の増大にともない、信号線数もゲート・ソース信号
線とも各４００本以上と増大の傾向にある。従来のアク
ティブマトリックスアレイでは、その検査時に、プロー
ブをゲート信号線およびソース信号線に圧接する必要が
ある。したがって微細ピッチの信号線にプローブを位置
決めする必要があり、また多数回の信号線に圧接する必
要がる。ゆえにプローブの位置決めに長時間を要し、と
ても現実の検査方法として用いられるものではなかった
。
２００μｍ以下と非常に小さくなる傾向にある。また絵
素数の増大にともない、信号線数もゲート・ソース信号
線とも各４００本以上と増大の傾向にある。従来のアク
ティブマトリックスアレイでは、その検査時に、プロー
ブをゲート信号線およびソース信号線に圧接する必要が
ある。したがって微細ピッチの信号線にプローブを位置
決めする必要があり、また多数回の信号線に圧接する必
要がる。ゆえにプローブの位置決めに長時間を要し、と
ても現実の検査方法として用いられるものではなかった
。
課題を解決するための手段
上記課題を解決するため、本発明のアクティブマトリッ
クスアレイはゲート信号線とソース信号線のうち少なく
とも一方にコイルを形成したものである。また本発明の
検査方法は、ゲート信号線に直流および交流の電圧を印
加し、ソース信号線のコイルに発生する磁束を磁束検出
手段で検出することにより行うものである。
クスアレイはゲート信号線とソース信号線のうち少なく
とも一方にコイルを形成したものである。また本発明の
検査方法は、ゲート信号線に直流および交流の電圧を印
加し、ソース信号線のコイルに発生する磁束を磁束検出
手段で検出することにより行うものである。
作用
本発明のアクティブマトリックスアレイはソース信号線
にコイルを形成していることにより、コイルの結合によ
りソース信号線を流れる電流を検出することができる。
にコイルを形成していることにより、コイルの結合によ
りソース信号線を流れる電流を検出することができる。
したがってアクティブマトリックスにプローブを用いる
ことなしに非接触で検査をおこなうことができる。また
ゲート信号線にコイルを形成することにより、アクティ
ブマトリックスに非接触で信号を印加することができる
。
ことなしに非接触で検査をおこなうことができる。また
ゲート信号線にコイルを形成することにより、アクティ
ブマトリックスに非接触で信号を印加することができる
。
実施例
以下、本発明のアクティブマトリックスアレイについて
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の第一の実施例におけるアクティブマト
リックスアレイの等価回路図である。第１図においてＬ
＋−Ｌ、、（ただし、ｎは整数）はソース信号線の一端
に形成された薄膜コイルである。第２図は第１図の点線
内のコイルの平面図である。第２図において１は金属材
料からなる配線であり、２は絶縁体膜である。前記金属
材料としてはＴ ｉ −Ａ Ｉ −Ｃｒなどが用いられ
、コイルの直径はソース信号線の間隔の１１５以下に形
成し、アクティブマトリックスアレイの信号線と同時に
形成する。また、絶縁体膜としては５ｉＯｚ −３ｉ
Ｎｘなどの無機材料を用いる。第１図で明らかなように
、本発明の第１の実施例のアクティブマトリックスアレ
イはソース信号線の一端に薄膜コイルを形成し、前記複
数の薄膜コイルの一端を共通にしている。
リックスアレイの等価回路図である。第１図においてＬ
＋−Ｌ、、（ただし、ｎは整数）はソース信号線の一端
に形成された薄膜コイルである。第２図は第１図の点線
内のコイルの平面図である。第２図において１は金属材
料からなる配線であり、２は絶縁体膜である。前記金属
材料としてはＴ ｉ −Ａ Ｉ −Ｃｒなどが用いられ
、コイルの直径はソース信号線の間隔の１１５以下に形
成し、アクティブマトリックスアレイの信号線と同時に
形成する。また、絶縁体膜としては５ｉＯｚ −３ｉ
Ｎｘなどの無機材料を用いる。第１図で明らかなように
、本発明の第１の実施例のアクティブマトリックスアレ
イはソース信号線の一端に薄膜コイルを形成し、前記複
数の薄膜コイルの一端を共通にしている。
第２図は本発明の第二の実施例におけるアクティブマト
リックスアレイの等価回路図である。第３図においてに
、−ｋｌＩ （ただし、ｍは整数）は薄膜コイルであり
、第２図に示す薄膜コイルと同様のものである。第３図
で明らかなようにアクティブマトリックスアレイのゲー
ト信号線およびソース信号線の端に薄膜コイルを形成し
、前記複数の薄膜コイルの一端を共通にしている。
リックスアレイの等価回路図である。第３図においてに
、−ｋｌＩ （ただし、ｍは整数）は薄膜コイルであり
、第２図に示す薄膜コイルと同様のものである。第３図
で明らかなようにアクティブマトリックスアレイのゲー
ト信号線およびソース信号線の端に薄膜コイルを形成し
、前記複数の薄膜コイルの一端を共通にしている。
以下図面を参照しながら本発明のアクティブマトリック
スアレイの検査方法について説明する。
スアレイの検査方法について説明する。
第４図は本発明の第１の発明のアクティブマトリックス
アレイの検査方法を説明するための説明図である。第４
図において、３は直流および交流の信号を発生すること
のできる信号印加手段、４はゲート信号線に信号印加手
段が発生する信号を印加するための接続手段の一例であ
るプローブ、６はソース信号線に形成された薄膜コイル
に電流が流れることにより発生する磁束をピックアップ
するためのピックアップコイル、５はピックアップコイ
ルに発生する電圧を検出するための手段（以後、磁束検
出手段と呼ぶ。）、具体的にはピックアップコイルに発
生する微小な電圧を検出するためにジョセフソン結合な
どの弱接合を有する超電導量子干渉素子を１つ以上具備
する素子（以後、５ＱＵＩＤと呼ぶ。）を具備している
。
アレイの検査方法を説明するための説明図である。第４
図において、３は直流および交流の信号を発生すること
のできる信号印加手段、４はゲート信号線に信号印加手
段が発生する信号を印加するための接続手段の一例であ
るプローブ、６はソース信号線に形成された薄膜コイル
に電流が流れることにより発生する磁束をピックアップ
するためのピックアップコイル、５はピックアップコイ
ルに発生する電圧を検出するための手段（以後、磁束検
出手段と呼ぶ。）、具体的にはピックアップコイルに発
生する微小な電圧を検出するためにジョセフソン結合な
どの弱接合を有する超電導量子干渉素子を１つ以上具備
する素子（以後、５ＱＵＩＤと呼ぶ。）を具備している
。
まず第１図に示すアクティブマトリックスアレイの複数
のコイルの一端を共通にした一端を接地する。つぎにプ
ローブ４をゲート信号線Ｇｌに圧接するとともに、前記
信号線に第５図に示す信号を印加する。なお第５図のグ
ラフで明らかなように、印加信号はＴＰＴを動作状態に
する電圧以上の大きさの直流電圧に交流信号を多重させ
たものである。なお、オン電圧とは第５図に示すように
明確に直線であられされるものではないが、十分オン抵
抗がさがる電圧をいう。つぎにピックアップコイル６を
薄膜コイルＬ、上に位置決めし、前記コイルし、に磁束
が発生していないかを磁束検出手段で測定する。以上の
測定を薄膜コイルＬ１からり、１まで順におこなう。次
にプローブ４をゲート信号線Ｇ、に圧接し、ゲート信号
線に第５図の信号を印加するとともに、薄膜コイルＬＩ
から順にり、、までピックアップコイル６を位置決めし
、ソース信号線に信号が印加されていないかを測定する
。以上の手順をすべてのゲート信号線に対して行う。第
４図のアクティブマトリックスアレイではクロスショー
ト８が発生しているため第５図に示す信号がソース信号
線Ｓ３に印加される。したがって薄膜コイルし、に磁束
が発生し、ピックアップコイル６に電圧が発生し、磁束
検出手段５によりクロスショート８を検出することがで
きる。
のコイルの一端を共通にした一端を接地する。つぎにプ
ローブ４をゲート信号線Ｇｌに圧接するとともに、前記
信号線に第５図に示す信号を印加する。なお第５図のグ
ラフで明らかなように、印加信号はＴＰＴを動作状態に
する電圧以上の大きさの直流電圧に交流信号を多重させ
たものである。なお、オン電圧とは第５図に示すように
明確に直線であられされるものではないが、十分オン抵
抗がさがる電圧をいう。つぎにピックアップコイル６を
薄膜コイルＬ、上に位置決めし、前記コイルし、に磁束
が発生していないかを磁束検出手段で測定する。以上の
測定を薄膜コイルＬ１からり、１まで順におこなう。次
にプローブ４をゲート信号線Ｇ、に圧接し、ゲート信号
線に第５図の信号を印加するとともに、薄膜コイルＬＩ
から順にり、、までピックアップコイル６を位置決めし
、ソース信号線に信号が印加されていないかを測定する
。以上の手順をすべてのゲート信号線に対して行う。第
４図のアクティブマトリックスアレイではクロスショー
ト８が発生しているため第５図に示す信号がソース信号
線Ｓ３に印加される。したがって薄膜コイルし、に磁束
が発生し、ピックアップコイル６に電圧が発生し、磁束
検出手段５によりクロスショート８を検出することがで
きる。
特に磁束検出手段５は５ＱＵＩＤを具備するには非常に
微小な電圧であっても検出することができる。またＧ−
Ｄ短絡欠陥７は第５図に示す信号の直流分でＴＰＴのＴ
２□がオン状態となり、ＴＰＴのオン電圧以上の信号が
ソース信号′ｇＡｓ ｚに印加される。したがって薄膜
コイルＬ２に磁束が発生し、ピックアップコイル６に電
圧が発生することによりＧ−Ｄ短絡欠陥７を検出するこ
とができる。
微小な電圧であっても検出することができる。またＧ−
Ｄ短絡欠陥７は第５図に示す信号の直流分でＴＰＴのＴ
２□がオン状態となり、ＴＰＴのオン電圧以上の信号が
ソース信号′ｇＡｓ ｚに印加される。したがって薄膜
コイルＬ２に磁束が発生し、ピックアップコイル６に電
圧が発生することによりＧ−Ｄ短絡欠陥７を検出するこ
とができる。
前記クロスショート８とＧ−Ｄ短絡欠陥の判別はピック
アップコイル６に発生する電圧はＧ−Ｄ短絡欠陥の方が
小さくなることから判別することができる。
アップコイル６に発生する電圧はＧ−Ｄ短絡欠陥の方が
小さくなることから判別することができる。
第５図は本発明の第２の発明のアクティブマトリックス
アレイの検査方法を説明するための説明図である。第６
図において、１３は薄膜コイルｋ。
アレイの検査方法を説明するための説明図である。第６
図において、１３は薄膜コイルｋ。
は誘導結合するための結合コイル、１２は結合コイルに
交流電圧を印加し、前記コイルから磁束を発生させる手
段（以後、磁束印加手段と呼ぶ。）である。
交流電圧を印加し、前記コイルから磁束を発生させる手
段（以後、磁束印加手段と呼ぶ。）である。
まず第３図に示すアクティブマトリックスアレイの複数
の薄膜コイルし７の一端を接地する。つぎにプローブ４
をゲート信号線Ｇ、に圧接するとともに信号印加手段３
から、前記信号線に第７図に示す信号のうち直流印加電
圧を印加する。なお前記直流印加電圧とはＴＰＴのオン
電圧よりわずかに低い電圧である。つぎにゲート信号線
の薄膜コイルに１に結合コイル１３を位置決めするとと
もに、ゲート信号線に第７図に示す交流印加電圧を印加
する。前記交流印加電圧は最大ピーク電圧がＴＰＴのオ
ン電圧をこえるように設定する。つぎにピックアップコ
イル６を薄膜コイルＬ＋上に位置決めし、前記コイルＬ
＋ に磁束が発生していないかを磁束検出手段で測定す
る。以上の測定を薄膜コイルＬ、からり、、まで順にお
こなう。
の薄膜コイルし７の一端を接地する。つぎにプローブ４
をゲート信号線Ｇ、に圧接するとともに信号印加手段３
から、前記信号線に第７図に示す信号のうち直流印加電
圧を印加する。なお前記直流印加電圧とはＴＰＴのオン
電圧よりわずかに低い電圧である。つぎにゲート信号線
の薄膜コイルに１に結合コイル１３を位置決めするとと
もに、ゲート信号線に第７図に示す交流印加電圧を印加
する。前記交流印加電圧は最大ピーク電圧がＴＰＴのオ
ン電圧をこえるように設定する。つぎにピックアップコ
イル６を薄膜コイルＬ＋上に位置決めし、前記コイルＬ
＋ に磁束が発生していないかを磁束検出手段で測定す
る。以上の測定を薄膜コイルＬ、からり、、まで順にお
こなう。
次に結合コイル１３を薄膜コイルに２上に位置決めし、
交流印加電圧をゲート信号線Ｇ２に印加するとともに、
薄膜コイルＬ１から順にり、ｌ上にピックアップコイル
６を位置決めし、ソース信号線に信号が印加されていな
いかを測定する。以上の手順をすべての薄膜コイルに対
しておこなう。第６図のアクティブマトリックスアレイ
ではクロスショート８が発生しているため、第７図に示
す信号がソース信号線Ｓ３に印加される。したがって薄
膜コイルし、に磁束が発生し、ビソクア・ツブコイル６
に電圧が発生することによりクロスショート８を検出す
ることができる。またＧ−Ｄ短絡欠陥７は第７図に示す
信号が、ＴＰＴのオン電圧以上の信号がソース信号線Ｓ
２に印加される。したがって薄膜コイルＬ２に磁束が発
生し、ピックアンプコイル６に電圧が発生することによ
りＧ−Ｄ短絡欠陥７を検出することができる。
交流印加電圧をゲート信号線Ｇ２に印加するとともに、
薄膜コイルＬ１から順にり、ｌ上にピックアップコイル
６を位置決めし、ソース信号線に信号が印加されていな
いかを測定する。以上の手順をすべての薄膜コイルに対
しておこなう。第６図のアクティブマトリックスアレイ
ではクロスショート８が発生しているため、第７図に示
す信号がソース信号線Ｓ３に印加される。したがって薄
膜コイルし、に磁束が発生し、ビソクア・ツブコイル６
に電圧が発生することによりクロスショート８を検出す
ることができる。またＧ−Ｄ短絡欠陥７は第７図に示す
信号が、ＴＰＴのオン電圧以上の信号がソース信号線Ｓ
２に印加される。したがって薄膜コイルＬ２に磁束が発
生し、ピックアンプコイル６に電圧が発生することによ
りＧ−Ｄ短絡欠陥７を検出することができる。
なお第３図に示すアクティブマトリックスアレイでは薄
膜コイルの一端でゲート信号線およびソース信号線を共
通にしているため、プローブを順次ゲート信号線に圧接
していく必要がないため、より効率よくかつ高速にアク
ティブマトリックスアレイの検査をおこなうことができ
る。
膜コイルの一端でゲート信号線およびソース信号線を共
通にしているため、プローブを順次ゲート信号線に圧接
していく必要がないため、より効率よくかつ高速にアク
ティブマトリックスアレイの検査をおこなうことができ
る。
また第１図と第２図に示す本発明のアクティブマトリッ
クスアレイは検査終了後、薄膜コイルは信号線から切断
をする。
クスアレイは検査終了後、薄膜コイルは信号線から切断
をする。
発明の効果
以上のように本発明のアクティブマトリックスアレイは
ゲート信号線とソース信号線のうち少な（とも一方に薄
膜コイルを形成したものである。
ゲート信号線とソース信号線のうち少な（とも一方に薄
膜コイルを形成したものである。
したがって薄膜コイルの結合によりソース信号線の信号
の有無を検出できることになる。ゆえに、本発明の検査
方法により第１の実施例のアクティブマトリックスでは
、ソース信号線には非接触でアクティブマトリックスア
レイの検査をおこなうことができ、プローブでアレイを
損傷する可能性が大幅に少なくなる。また、プローブの
位置決め時間が必要でないため、高速に検査をおこなう
ことができる。特に第２の実施例のアクティブマトリッ
クスアレイではゲート信号線にも薄膜コイルを形成した
ものであるから、まった（アクティブマトリックスアレ
イの信号線に非接触で検査をおこなうことができ、第１
の実施例と比較してさらに高速に検査をおこなうことが
できる。
の有無を検出できることになる。ゆえに、本発明の検査
方法により第１の実施例のアクティブマトリックスでは
、ソース信号線には非接触でアクティブマトリックスア
レイの検査をおこなうことができ、プローブでアレイを
損傷する可能性が大幅に少なくなる。また、プローブの
位置決め時間が必要でないため、高速に検査をおこなう
ことができる。特に第２の実施例のアクティブマトリッ
クスアレイではゲート信号線にも薄膜コイルを形成した
ものであるから、まった（アクティブマトリックスアレ
イの信号線に非接触で検査をおこなうことができ、第１
の実施例と比較してさらに高速に検査をおこなうことが
できる。
第１図は本発明の第１の実施例におけるアクティブマト
リックスアレイの等価回路図、第２図は第１図の一部拡
大平面図、第３図は本発明の第２の実施例におけるアク
ティブマトリックスアレイの等価回路図、第４図および
第６図は本発明の検査方法を説明するための説明図、第
５図および第７図は印加信号を示す説明図、第８図は従
来のアクティブマトリックスアレイの等価回路図、第９
図は従来のアクティブマトリックスアレイの検査方法を
説明するための説明図である。 Ｇ、−Ｇ３・・・・・・ゲート信号線、Ｓｒ Ｓｓ
・・・・・・ソース信号線、Ｔｌ１−Ｔｆｆ４・・・・
・・ＴＦＴ、Ｐｚ Ｐ：＋ｚ・・・・・・絵素電極、
Ｌ ＩＬ ａ ・ｋ＋ ｋ３・・・・・・薄膜コ
イル、１・・・・・・配線、２・・・・・・鞄縁体膜、
３・・・・・・信号印加手段、４．９・・・・・・プロ
ーブ、５・・・・・・磁束検出手段、６・・・・・・ピ
ックアップコイル、７・・・・・・ゲート・ドレイン短
絡欠陥、８・・・・・・クロスショート、１０・・・・
・・電圧検出手段、１１・・・・・・電圧印加手段、１
２・・・・・・磁束印加手段、１３・・・・・・結合コ
イル。 代理人の氏名 弁理士 中尾敏男 はか１名Ｇ／〜σ３
“−ゲートイ名号巷泉 Ｓ、〜ｓ４− ソース侶号課 丁１．〜Ｔ３４−−− Ｔ ＦＴ Ｐｔず 〜 Ｐ３３ −−− Ｈ町 素 電 糧Ｌｔ
〜Ｌ４−−−簿膜コイル 第１図 ｆ−−一 酉己 線 ？−絶縁体膜 第 ２ 図 ア にｔ−に３− 簿膜コイル 第３図 ３−信号ｐｌ方ｏ４−没 ４〜７２０−フ゛ δ−−−石龜釆攻出チ役 ６− ヒ０ッグアッブコイ２し ７− ゲート トレイン短訃欠陥 第５図 吟閘 第 ７ 図 第８図 ７・−ケート ドレイン（財）Δ秀欠丁ｍＢ−７０ス
ジヨーＦ ９− フ゛ローブ １０−一覧７ｉ挟出千没 第９図
リックスアレイの等価回路図、第２図は第１図の一部拡
大平面図、第３図は本発明の第２の実施例におけるアク
ティブマトリックスアレイの等価回路図、第４図および
第６図は本発明の検査方法を説明するための説明図、第
５図および第７図は印加信号を示す説明図、第８図は従
来のアクティブマトリックスアレイの等価回路図、第９
図は従来のアクティブマトリックスアレイの検査方法を
説明するための説明図である。 Ｇ、−Ｇ３・・・・・・ゲート信号線、Ｓｒ Ｓｓ
・・・・・・ソース信号線、Ｔｌ１−Ｔｆｆ４・・・・
・・ＴＦＴ、Ｐｚ Ｐ：＋ｚ・・・・・・絵素電極、
Ｌ ＩＬ ａ ・ｋ＋ ｋ３・・・・・・薄膜コ
イル、１・・・・・・配線、２・・・・・・鞄縁体膜、
３・・・・・・信号印加手段、４．９・・・・・・プロ
ーブ、５・・・・・・磁束検出手段、６・・・・・・ピ
ックアップコイル、７・・・・・・ゲート・ドレイン短
絡欠陥、８・・・・・・クロスショート、１０・・・・
・・電圧検出手段、１１・・・・・・電圧印加手段、１
２・・・・・・磁束印加手段、１３・・・・・・結合コ
イル。 代理人の氏名 弁理士 中尾敏男 はか１名Ｇ／〜σ３
“−ゲートイ名号巷泉 Ｓ、〜ｓ４− ソース侶号課 丁１．〜Ｔ３４−−− Ｔ ＦＴ Ｐｔず 〜 Ｐ３３ −−− Ｈ町 素 電 糧Ｌｔ
〜Ｌ４−−−簿膜コイル 第１図 ｆ−−一 酉己 線 ？−絶縁体膜 第 ２ 図 ア にｔ−に３− 簿膜コイル 第３図 ３−信号ｐｌ方ｏ４−没 ４〜７２０−フ゛ δ−−−石龜釆攻出チ役 ６− ヒ０ッグアッブコイ２し ７− ゲート トレイン短訃欠陥 第５図 吟閘 第 ７ 図 第８図 ７・−ケート ドレイン（財）Δ秀欠丁ｍＢ−７０ス
ジヨーＦ ９− フ゛ローブ １０−一覧７ｉ挟出千没 第９図
Claims (4)
- （１）アクティブマトリックスアレイのゲート信号線と
ソース信号のうち少なくとも一方に薄膜コイルを形成し
たことを特徴とするアクティブマトリックスアレイ。 - （２）複数個の薄膜コイルの一端を短絡したことを特徴
とする請求項（１）記載のアクティブマトリックスアレ
イ。 - （３）アクティブマトリックスアレイのゲート信号線に
直流および交流の電圧信号を印加し、前記アレイのソー
ス信号線のコイルに発生する磁束を磁束検出手段で検出
することにより前記アレイの検査をおこなうことを特徴
とするアクティブマトリックスアレイの検査方法。 - （４）磁束検出手段はピックアップコイルと超電導量子
干渉素子を具備すること特徴とする請求項（３）記載の
アクティブマトリックスアレイの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128939A JPH01297626A (ja) | 1988-05-26 | 1988-05-26 | アクティブマトリックスアレイとその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128939A JPH01297626A (ja) | 1988-05-26 | 1988-05-26 | アクティブマトリックスアレイとその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297626A true JPH01297626A (ja) | 1989-11-30 |
Family
ID=14997145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128939A Pending JPH01297626A (ja) | 1988-05-26 | 1988-05-26 | アクティブマトリックスアレイとその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7674635B2 (en) | 2001-03-19 | 2010-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2011085597A (ja) * | 2010-12-23 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 検査方法及び検査装置 |
| US8193827B2 (en) | 2001-05-15 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Measuring method, inspection method, inspection device, semiconductor device, method of manufacturing a semiconductor device, and method of manufacturing an element substrate |
-
1988
- 1988-05-26 JP JP63128939A patent/JPH01297626A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7674635B2 (en) | 2001-03-19 | 2010-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US8729548B2 (en) | 2001-03-19 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US9047796B2 (en) | 2001-03-19 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US8193827B2 (en) | 2001-05-15 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Measuring method, inspection method, inspection device, semiconductor device, method of manufacturing a semiconductor device, and method of manufacturing an element substrate |
| JP2011085597A (ja) * | 2010-12-23 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 検査方法及び検査装置 |
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