JPH012498A - タイムスロット入替回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、交換機や伝送装置で回線の交換をするための
タイムスロット入替手段に関する。特に、メモリを使っ
てタイムスロット入替を実現するタイムスイッチ手段に
関する。

〔概要〕

本発明は、ＴＳＳＩが保証できるダブルバッファ方式の
タイムスロット入替回路において、二つのメモリ領域の
一方を専用する手段を設けることにより、 タイムスロット入替に伴う遅延の少ないシングルバッフ
ァ方式のタイムスロット入替装置としても利用すること
ができるようにしたものである。

〔従来の技術〕

従来、この種のタイムスロット入替方式にはシングルバ
ッファ方式とダブルバッファ方式とがあリ、フレーム内
でＴ　Ｓ　Ｓ　Ｉ　（Ｔｉｍｅ　５ｌｏｔ　Ｓｅｑｕｅ
ｎｃｅＩｎｔｅｇｒｉｔｙ）を保証する必要がある場合
はダブルバッファ方式を採用し、必要がない場合はシン
グルバッファ方式を採用している。シングルバッファ方
式は第２図に示すような回路構成で実現でき、１ビツト
だとにメモリの読み書きを交互に行うことによりタイム
スロットの入替を実現する。それに対してダブルバッフ
ァ方式はｌフレームごとに２つのメモリに読み書きを交
互に行うことによりタイムスロットの入替を実現し、第
３図に示すように、１つのメモリでメモリ内の領域を２
分して使うことによりダブルバッファを実現することも
可能である。

シングルバッファ方式はＴＳＳＩは保証できないが、タ
イムスロット入替に伴う遅延時間が小さくハードウェア
も小さく実現できるので音声などの狭帯域サービスの交
換に用いられる。また、ダブルバッファ方式はＴＳＳＩ
を保証できるので画像などの広帯域サービスの交換に用
いられるが、タイムスロット入替に伴う遅延が大きくか
つハードウェアも大きくなる欠点がある。

〔発明が解決しようとする問題点〕 、このように、シングルバッファ方式とダブルバッファ
方式はそれぞれに利害得失があり、両方式が混在する系
では別々にタイムスロット入替を行う回路を設けること
が従来は必要であり、ハードウェアが増大する欠点があ
った。

本発明はこのような欠点を除去するもので、ダブルバッ
ファ方式およびシングルバッファ方式のいずれとしても
使用することができるタイムスロット入替回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明は、到来する信号にかかわるタイムスロットごと
に書込みアドレスおよびこの書込みアドレスに対応する
読出しアドレスが交互に与えられ、二つのメモリ領域を
有するデータ交換用メモリと、この到来する信号のフレ
ームごとに、このデータ交換用メモリの二つのメモリ領
域の交互使用を指示する二分周カウンタとを備えたタイ
ムスロット入替回路において、上記データ交換用メモリ
の一方の領域の専用を指示する切替指示メモリと、この
切替指示メモリの出力に基づき上記二分周カウンタの出
力を無効にするインヒビットゲートとを備えたことを特
徴とする。

〔作用〕

ダブルバッファ方式でタイムスロットの入替を行うとき
は、シーケンシャルカウンタの値に二分周カウンタの値
を加えて書込みアドレスを生成し、また、アドレスコン
トロール用メモリの値に二分周カウンタの値を加えて読
込みアドレスを生成する。これによりフレームごとに２
つのメモリ領域の読み書きを交互に行う。また、シング
ルバッファ方式でタイムスロットの入替を行うときは、
二分周カウンタの値の加算を禁止し、専用が指定された
一つの領域でビットごとに読み書きが交互に行われる。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示すブロック構成図である。

この実施例は、到来する信号にかかわるタイムスロット
ごとに書込みアドレスおよびこの書込みアドレスに対応
する読出しアドレスが交互に与えられ、二つのメモリ領
域を有するデータ交換用メモリ１と、この到来する信号
のフレームごとに、このデータ交換用メモリの二つのメ
モリ領域の交互使用を指示する二分周カウンタ５と、デ
ータ交換用メモリ１の一方の領域の専用を指示する切替
指示メモリ７と、この切替指示メモリ７の出力に基づき
二分周カウンタ５の出力を無効にするインヒビットゲー
ト８および９とを備える。すなわち、メモリ内の領域を
二分してダブルバッファを構成するデータ交換用メモリ
１と、データ交換用メモリ１の書込みアドレスを発生す
るシーケンシャルカウンタ３と、シーケンシャルカウン
タ３に対応してデータ交換用メモＩＪ　１の読出しアド
レスを発生スるアドレスコントロール用メモリ４と、シ
ングルバッファとダブルバッファを切替る切替指示用メ
モリとダブルバッファのメモリ領域を指定する二分周カ
ウンタ５と、二分周カウンタ５の出力を書込みと読出し
で反転させるインバータ６と、二分周カウンタ５の出力
を切替指示メモリ７の出力に従ってシングルバッファ時
に無効にするイジヒビットゲート８および９と、書込み
アドレスと読出しアドレスをタイムスロットごとに交互
に選択するセレクタ２とを備える。

さて、データ入力として到来した多重化信号をダブルバ
ッファ方式でタイムスロットの入替を行うときは、シー
ケンシャルカウンタ３の値に二分周カウンタ５の出力の
値を加えて書込みアドレスとして与え、データ交換用メ
モリ１に書込まれる。

また、シングルバッファ方式でタイムスロットの入替を
行うときは、二分周カウンタ５の出力はシングルピくツ
ファ・ダブルバッファ切替指示用メモリ７出力によりイ
ンヒビットゲート８でインヒビットされ、二分されたメ
モリ領域の片方に書かれる。次に、読出し側は、ダブル
バッファ方式でタイムスロットの入替を行うときは、ア
ドレスコントロール用メモリ４の出力に二分周カウンタ
５の値を加えてデータ交換用メモリ１を読出し、タイム
スロットの入替を実現する。また、シングルバッファ方
式でタイムスロットの入替を行うときは、二分周カウン
タ５の出力はシングルバッファ・ダブルバッファ切替指
示用メモリ７の出力によりインヒビットゲート９でイン
ヒビットされ、二分されたメモリ領域の片方から読み出
され、タイムスロット入替を実現する。

〔発明の効果〕

本発明は以上説明したように、シングルバッファ方式と
ダブルバッファ方式とが混在する系で一つのデータ交換
用メモリをタイムスロットごとに切替で使うので、ハー
ド規模を大幅に削減する効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。 第２図はシングルバッファ方式の従来例の構成を示すブ
ロック構成図。 第３図はダブルバッファ方式の従来例の構成を示すブロ
ック構成図。 １・・・データ交換用メモリ、２・・・セレクタ、３・
・・シーケンシャルカウンタ、４・・・アドレスコント
ロール用メモリ、５・・・二分周カウンタ、６・・・イ
ンバータ、７・・・シングルバッファ・ダブルバッファ
切替指示用メモリ、８．９・・・インヒビットゲート。 代理人　　弁理士　井　出　直　孝 ス 実施例の構成 第１図 ス 従来例の構成 第２図 ス 従来例の構成 第３図

Claims (1)

【特許請求の範囲】
1. （１）到来する信号にかかわるタイムスロットごとに書
   込みアドレスおよびこの書込みアドレスに対応する読出
   しアドレスが交互に与えられ、二つのメモリ領域を有す
   るデータ交換用メモリ（１、２、３、４）と、 この到来する信号のフレームごとに、このデータ交換用
   メモリの二つのメモリ領域の交互使用を指示する二分周
   カウンタ（５）と を備えたタイムスロット入替回路において、上記データ
   交換用メモリの一方の領域の専用を指示する切替指示メ
   モリ（７）と、 この切替指示メモリの出力に基づき上記二分周カウンタ
   の出力を無効にするインヒビットゲート（８、９）と を備えたことを特徴とするタイムスロット入替回路。