JPH01228157A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01228157A JPH01228157A JP63053577A JP5357788A JPH01228157A JP H01228157 A JPH01228157 A JP H01228157A JP 63053577 A JP63053577 A JP 63053577A JP 5357788 A JP5357788 A JP 5357788A JP H01228157 A JPH01228157 A JP H01228157A
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- JP
- Japan
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- layer
- diffusion
- diffusion layer
- buried
- emitter
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 60
- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 4
- 238000000034 method Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にその容量素子に関するもので
ある。
ある。
第４図、第５図はそれぞれ従来の半導体装置の接合容量
、ＭＯＳ容量の一例を示す断面図である。
、ＭＯＳ容量の一例を示す断面図である。
図においてｌはｐ基板、２はｎ埋込層、４はｎエピタキ
シャル層、５はｐアイソレーション拡散層、９はｐｎ−
ス拡散層、１ｏはｎエミッタ拡散層、１１．１２は酸化
膜、１３は金属膜である。
シャル層、５はｐアイソレーション拡散層、９はｐｎ−
ス拡散層、１ｏはｎエミッタ拡散層、１１．１２は酸化
膜、１３は金属膜である。
従来の半導体装置では、容量素子には、第４図に示す構
造のｐベース拡散層９とｎエミッタ拡散層１０の接合が
構成する接合容量、あるいは第５図に示す構造のｐペー
ス拡散層９と酸化膜１１と金属膜１３で構成するＭＯＳ
容量か用いられてきた。
造のｐベース拡散層９とｎエミッタ拡散層１０の接合が
構成する接合容量、あるいは第５図に示す構造のｐペー
ス拡散層９と酸化膜１１と金属膜１３で構成するＭＯＳ
容量か用いられてきた。
接合容量の大きさは３、接合面積に比例する。したがっ
て、従来の構造のものでは、大きな容量のものを得るこ
とができなかった。なお、接合を構成する層の不純物濃
度を高めることによって、接合容量を大きくできるが、
不純物濃度には限度があって制限を受ける。
て、従来の構造のものでは、大きな容量のものを得るこ
とができなかった。なお、接合を構成する層の不純物濃
度を高めることによって、接合容量を大きくできるが、
不純物濃度には限度があって制限を受ける。
本発明は、上記の問題を解消するためになされたもので
、同じ面積で従来のものより容量の太きな容量素子を得
ることを目的とする。
、同じ面積で従来のものより容量の太きな容量素子を得
ることを目的とする。
この発明に係る接合容量は、ｎ埋込層に接するｐ埋込層
、該ｐ埋込層に達するｐ拡散層、該ｐ拡散層に連なるｐ
ペース拡散層、該ｐペース拡散層と接合しｎエピタキシ
ャル層に連なるｎエミッタ拡散層を設け、接合部が重な
る構造にしたものである。
、該ｐ埋込層に達するｐ拡散層、該ｐ拡散層に連なるｐ
ペース拡散層、該ｐペース拡散層と接合しｎエピタキシ
ャル層に連なるｎエミッタ拡散層を設け、接合部が重な
る構造にしたものである。
第１図は本発明に係る容量素子の一実施例を示す断面図
である。
である。
図において１，２，４，５．９．１０は第４図の同一符
号と同一または相当する部分を示し、３はｎ埋込層２に
接するｐ埋込層、６はｐ埋込層３に達するｐ拡散層であ
る。
号と同一または相当する部分を示し、３はｎ埋込層２に
接するｐ埋込層、６はｐ埋込層３に達するｐ拡散層であ
る。
ｐ基板１に拡散によってｎ埋込層２および該埋込層２内
にｐ埋込層３を形成し、この基板にｎエピタキシャル層
４をある厚さにまで成長させる。
にｐ埋込層３を形成し、この基板にｎエピタキシャル層
４をある厚さにまで成長させる。
ｐ埋込層３の形成後、ｎエピタキシャル層４を所定の厚
さに成長させ、ｐアイソレーション拡散層５の拡散を行
なう。この時、同時にｐ埋込層３に達するｐ拡散層６の
拡散を行なう。
さに成長させ、ｐアイソレーション拡散層５の拡散を行
なう。この時、同時にｐ埋込層３に達するｐ拡散層６の
拡散を行なう。
次にｐ拡散層６に連なるｐペース拡散層９の拡散を行な
い、さらにｎエピタキシャル層４に連なるｎエミッタ拡
散層１０の拡散を行なう。
い、さらにｎエピタキシャル層４に連なるｎエミッタ拡
散層１０の拡散を行なう。
上記構造において、ｎエミッタ拡散層１０とｐベース拡
散層９（ｐ拡散層６でもある）にそれぞれオーミック電
極を設けると、両電極間に、ｎエミッタ拡散層１０、ｎ
エピタキシャル層４及ヒｎ埋込層２がｐペース拡散層９
、ｐ拡散層６及びｐ埋込層３と接する接合で構成する接
合容量ができる。
散層９（ｐ拡散層６でもある）にそれぞれオーミック電
極を設けると、両電極間に、ｎエミッタ拡散層１０、ｎ
エピタキシャル層４及ヒｎ埋込層２がｐペース拡散層９
、ｐ拡散層６及びｐ埋込層３と接する接合で構成する接
合容量ができる。
やや太い線で示した部分が接合部となり、従来の接合容
量に比べ、容量が遥かに大きくなる。
量に比べ、容量が遥かに大きくなる。
第２図は本発明に係る容量素子の他の実施例を示す断面
図である。
図である。
図において第１図の符号と同一符号は同一または相当す
る部分を示し、１１，１２．１３は第５図の同一符号と
同一または相当する部分を示す。
る部分を示し、１１，１２．１３は第５図の同一符号と
同一または相当する部分を示す。
第１図に示す構造の接合容量のｎエミッタ拡散層１０上
に酸化膜１１．１２と金属膜１３を図示の構造に形成す
れば、ｎエミッタ拡散層１０と酸化膜１１と金属膜１３
で構成するＭＯ３容量の大きさが加算され、同じ面積で
得られる容量はさらに大きくなる。
に酸化膜１１．１２と金属膜１３を図示の構造に形成す
れば、ｎエミッタ拡散層１０と酸化膜１１と金属膜１３
で構成するＭＯ３容量の大きさが加算され、同じ面積で
得られる容量はさらに大きくなる。
また、第３図に示すように、ｎエピタキシャル層４中に
ｎ拡散層７を設け、ｎ埋込層２に達するコレクタウオー
ル層８を設けて、容量をさらに大きくすることができる
。
ｎ拡散層７を設け、ｎ埋込層２に達するコレクタウオー
ル層８を設けて、容量をさらに大きくすることができる
。
上記ｎ拡散層７とコレクタウオール層８を設けることは
、余り工数の増大とはならない。
、余り工数の増大とはならない。
以上説明したように、本発明によれば、同一面積で従来
のものより容量の大きな容量素子が得られ、設計の自由
度の増大に連なるという効果がある。
のものより容量の大きな容量素子が得られ、設計の自由
度の増大に連なるという効果がある。
第１図は本発明に係る溶量素子の一実施例を示す断面図
、第２図、第３図はそれぞれ本発明に係る容量素子の他
の実施例を示す断面図、第４図、第５図はそれぞれ従来
の半導体装置の接合容量、ＭＯＳ容量の一例を示す断面
図である。 １・・・ｐ基板、２・・・ｎ埋込層、３・・・ｐ埋込層
、４・・・ｎエピタキシャル層、５・・・ｐアイソレー
ション拡散層、６・・・ｐ拡散層、７・・・ｎ拡散層、
８・・・コレクタウオール層、９・・・ｐペース拡散層
、１０・・・ｎエミッタ拡散層、１１．１２・・・酸化
膜、１３・・・金属膜。 なお図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社
、第２図、第３図はそれぞれ本発明に係る容量素子の他
の実施例を示す断面図、第４図、第５図はそれぞれ従来
の半導体装置の接合容量、ＭＯＳ容量の一例を示す断面
図である。 １・・・ｐ基板、２・・・ｎ埋込層、３・・・ｐ埋込層
、４・・・ｎエピタキシャル層、５・・・ｐアイソレー
ション拡散層、６・・・ｐ拡散層、７・・・ｎ拡散層、
８・・・コレクタウオール層、９・・・ｐペース拡散層
、１０・・・ｎエミッタ拡散層、１１．１２・・・酸化
膜、１３・・・金属膜。 なお図中同一符号は同一または相当する部分を示す。 特許出願人 新日本無線株式会社
Claims (2)
- （１）ｎ埋込層に接するｐ埋込層、該ｐ埋込層に達する
ｐ拡散層、該ｐ拡散層に連なるｐベース拡散層、該ｐベ
ース拡散層と接合しｎエピタキシャル層に連なるｎエミ
ッタ拡散層を設け、上記ｎエミッタ拡散層、ｎエピタキ
シャル層及びｎ埋込層が上記ｐベース拡散層、ｐ拡散層
及びｐ埋込層と接する接合で構成する接合容量を備えた
半導体装置。 - （２）ｎエミッタ拡散層を電極層とするＭＯＳ容量を設
け、該ＭＯＳ容量を接合容量に並列に接続したことを特
徴とする請求項第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053577A JPH01228157A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053577A JPH01228157A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228157A true JPH01228157A (ja) | 1989-09-12 |
Family
ID=12946688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053577A Pending JPH01228157A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290049A (ja) * | 1989-04-21 | 1990-11-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1988
- 1988-03-09 JP JP63053577A patent/JPH01228157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290049A (ja) * | 1989-04-21 | 1990-11-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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