JPS63181475A - 接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は接合型電界効果トランジスタ（以下、ＪＦＥＴ
と称する）に関する。

〈従来の技術〉 従来のＪＦＥＴの構造は、例えば第３図に示すように、
例えばＰ型シリコン基板３１の表面にＮ型不純物を拡散
させてドレイン領域３２とソース領域３３を形成すると
ともに、その間に同様にしてチャンネル３４を形成して
その上方にはＰ型不純物拡散によって基板１に導通され
るゲート３５を形成し、更にドレイン、ソースおよびゲ
ートの各電極３６．３７および３８を形成してなってい
る。

〈発明が解決しようとする問題点〉 以上のような従来のＪＦＥＴにおいては、基板１すなわ
ちゲートとドレイン間の容量、ゲートとソース間の容量
が比較的大きく、そのため、相互コンダクタンスとゲー
ト入力容量の比が問題となる場合や、高速度の回路動作
が必要な場合には、この容量の大きさが問題となる。

本発明の目的は、ゲートとドレイン間、およびゲートと
ソース間の容量の小さいＪＦＥＴを提供することにある
。

〈問題点を解決するための手段〉 上記の目的を達成するための構成を、実施例に対応する
第１図を参照しつつ説明すると、本発明は、シリコン基
板１の表面にその表面の一部領域を除いて上方に突出す
る絶縁膜９が形成され、この絶縁膜９および上記の領域
にまたがってその上方にはシリコン１０が成長形成され
、この成長形成されたシリコン１０に不純物拡散層を形
成してシリコン基板１との間にＰＮＮ接合炉形成したこ
とによって特徴づけられる。

〈作用〉 シリコン基板１の上方に成長形成されたシリコン１０は
、シリコン基板１とは上記の領域においてのみ平面的に
接し、また、上方に突出する絶縁膜９とは、上記の領域
外縁に沿う側壁部および上面において接する。このシリ
コン１０の上方から不純物を拡散させると、シリコン基
板１との間で略２次元平面状のＰＮＮ接合炉形成される
ことになる。これは、第３図に示した従来の半導体装置
のＰＮ接合Ｊ′が基板３１上方からの不純物拡散により
形成されているが故にその拡散深さ方向の面、つまり側
面部分を有しているのに対し、接合面積を減少させ得る
ことになり、その接合容量を減じる結果となる。

〈実施例〉 本発明の実施例を、以下、図面に基づいて説明する。

第１図は本発明実施例の構造を示す縦断面図で、ＪＦＥ
Ｔに本発明を適用した例を示している。

Ｐ型シリコン基板１の上面に、所定の一部領域を除いて
上方に突出するよう絶縁膜９が形成されている。この絶
縁膜９とＰ型シリコン基板１の上述の一部領域とにまた
がってその上方にはエピタキシャル成長したシリコン、
すなわちポリシリコン１０が載っており、このポリシリ
コン１０には、Ｐ型シリコン基板１の上記一部類域の左
右両縁に沿ってＮ型不純物が拡散されて、それぞれＰ型
シリコン基板１との間にＰＮＮ接合炉形成してドレイン
領域２およびソース領域３を形成している。

ポリシリコン１０のＰ型シリコン基板１と接する中央部
分には、Ｎ型不純物を拡散してなるチャンネル４が、ま
た、その上方にはＰ型不純物を拡散してなるゲート５が
形成されている。このゲート５の上方には金属製のゲー
ト電極７が形成されており、このゲート電極７はＰ型シ
リコン基板１にも接続され、相互コンダクタンスの増大
化が画られている。また、ドレイン領域２およびソース
領域３にそれぞれ直結する部分のポリシリコン１０の上
方には、同様にドレイン電極６およびソース電極８が形
成されている。そして、ポリシリコン１０の上面残余部
分は絶縁膜１１で覆われている。

以上の本発明実施例によると、ドレイン領域２およびソ
ース領域３がそれぞれＰ型シリコン基板１と接触する面
は略２次元状の平面となる。すなわち、ドレイン領域２
およびソース領域３の不純物拡散方向である側面部は絶
縁膜９の側壁に接しており、これによってそれぞれ略２
次元平面状のＰＮＮ接合炉得られる。このことは、これ
らのＰＮ接合面積を従来のＪＦＥＴに比して減少させ得
る結果となり、ＰＮ接合容量を減少させ得ることになる
。第３図に示す従来のＪＦＥＴにおいては、シリコン基
板３１の上方から不純物を拡散させてその内方にドレイ
ンおよびソース領域３２および３３を形成している関係
上、これらとシリコン基板３１によるＰＮ接合Ｊ′には
必然的に側面部分が存在するのに対し、本実施例ではそ
の側面部分が絶縁膜９の側壁に接し、その分ＰＮ接合の
面積が減少し、実効的には約３０％程度の面積および容
量減少を達成できる。

次に、以上の本発明実施例の製造方法を説明する。第２
図はその製造工程の説明図である。

まず、Ｐ型シリコン基板１の上面に一様にシリコン酸化
膜９ａを熱酸化またはＣＶＤ法により形成し、次いでそ
の上面にＣＶＤ法によって窒化膜９ｂを形成する。次に
、これらシリコン酸化膜９ａおよび窒化膜９ｂ（以下、
統合して絶縁膜９と称する）の略中央部分のみをドライ
エツチング法によって除去し、Ｐ型シリコン基板１の一
部領域を露呈させる。この状態を第２図（ａ）に示す。

次に、第２図（ｂ）に示すように、Ｐ型シリコン基板１
の露呈部分と絶縁膜９とにまたがって、シリコン１０を
エピタキシャル成長させる。このとき、窒化膜９ａ上の
シリコンはポリシリコンとなる。

続いてこのポリシリコンをバターニングした後、第２図
（Ｃ）に示すようにポリシリコン１０の、Ｐ型シリコン
基板１の前記した露呈部分の左右両縁に沿う部分１０ａ
および１０ｂにＮ型不純物をイオン注入法もしくは熱拡
散法により拡散させ、また、その残余中央部分には同図
（ｄ）に示すように、Ｎ型不純物とその上方にＰ型不純
物の拡散を行う。次に、イオン注入法による拡散を採用
した場合には熱アニールを施した後、例えばＣＶＤ法に
よって、第２図（ｅ）に示すようにエピタキシャル成長
形成されたポリシリコン１０の上面全面を絶縁膜（酸化
膜）１１で覆う。最後に、この絶縁膜１１の適宜箇所に
孔をあけて、第１図に示す各部にＡ１等の金属電極６．
７および８を形成する。

尚、以上の実施例ではＮチャンネル型のＪＦＥＴについ
て説明したが、Ｐ型とＮ型とを相互に入れ替えることに
よって、Ｐチャンネル型ＪＦＥＴを得ることは勿論で、
また、ＮＰＮ型およびＰＮＰ型トランジスタと組み合わ
せることによって、バイポーラ集積回路を作ることもで
き、更には、Ｐ型およびＮ型のＭＯＳトランジスタと組
み合わせて集積回路を作ることもできる。

〈発明の効果〉 以上説明したように、本発明によれば、シリコン基板上
の一部領域を除いてその上面に上方に突出する絶縁膜を
形成し、この絶縁膜と上記一部領域にまたがってその上
方にシリコンを成長形成し、この成長形成されたシリコ
ンの上方から不純物拡散を行って、この拡散層とシリコ
ン基板との間にＰＮ接合を形成したから、略２次元平面
状のＰＮ接合が得られ、従来のようにＰＮ接合の側面部
分に相当する分だけＰＮ接合の面積を減少させることが
でき、ひいてはＰＮ接合容量の低減を達成できる。この
ことはＪＦＥＴにおけるゲートとドレイン間、およびゲ
ートとソース間の接合容量を減少でき、高速度の回路動
作が可能となり、また、ＪＦＥＴへの入力容量が減少す
るので、回路の雑音が減少することになる。

【図面の簡単な説明】

第１図は本発明実施例の構造を示す縦断面図、第２図は
その製造工程の説明図、 第３図は従来のＪＦＥＴの構造を示す縦断面図である。 １・−・Ｐ型シリコン基板 ２−　ドレイン領域 ３・−ソース領域 ４・−チャンネル ５・・−ゲート ９・〜絶縁膜 １０−・・ポリシリコン Ｊ　−Ｐ　Ｎ接合

Claims (1)

【特許請求の範囲】
1. 　シリコン基板の表面に当該表面の一部領域を除いて上
   方に突出する絶縁膜が形成され、この絶縁膜および上記
   領域にまたがってその上方にはシリコンが成長形成され
   、この成長形成されたシリコンに不純物拡散層を形成し
   て上記シリコン基板との間にＰＮ接合を形成してなる接
   合型電界効果トランジスタ。