JPH0120756B2

JPH0120756B2 -

Info

Publication number: JPH0120756B2
Application number: JP54048278A
Authority: JP
Inventors: Akio Imamura
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1979-04-19
Filing date: 1979-04-19
Publication date: 1989-04-18
Also published as: DE3015455C2; US4358980A; DE3015455A1; GB2050669B; GB2050669A; JPS55140892A

Description

【発明の詳細な説明】この発明は電子楽器の楽音制御装置に関する。

電子楽器においては、発生楽音の音高、音色、
音量、効果等を制御するために複数のボリユーム
やスイツチが設けられている。これらのボリユー
ムやスイツチは演奏者により操作されるものであ
るが、演奏中などにおいては一度に多くのボリユ
ームやスイツチを操作し調整するのは難かしいの
で、簡単な操作で楽音の音高、音色、音量、効果
等を制御することのできるフリーコンビネーシヨ
ンシステムが従来から考え出されている。このフ
リーコンビネーシヨンシステムは上記ボリユー
ム、スイツチ等の操作状態を予め幾種類かプリセ
ツトしておき、演奏中において簡単なスイツチ操
作により上記プリセツトされたうちの一つを読出
して楽音の音色、効果等を制御するというもので
あるが、従来のものにおいては、上記プリセツト
されたデータによる楽音制御中はマニユアル操作
（前記ボリユーム、スイツチの操作）による制御
が効かず楽音制御に自由度がなく不便であつた。

この発明は上述の点に鑑みてなされたもので、
フリーコンビネーシヨンシステムを具えた電子楽
器において、フリーコンビネーシヨンシステムに
よる楽音制御に自由度を与えるようにした電子楽
器の楽音制御装置を提供しようとするものであ
る。

この発明によれば、通常はマニユアル操作に応
じて楽音の音色、効果等を制御し、プリセツトデ
ータの読出し操作が行なわれたときは当該プリセ
ツトデータに応じた制御をし、更に、プリセツト
データが読出されている際においても、マニユア
ル操作がなされた場合はその操作されたものに対
応する制御についてはマニユアル操作を優先させ
るようにしている。すなわち、この発明は、それ
ぞれ複数段階に操作可能な複数の操作子を有し、
各操作子の操作状態に対応してそれぞれ複数ビツ
トからなる複数の操作子データを発生する操作子
データ発生手段と、各操作子の操作量に対応した
それぞれ複数ビツトからなる複数のデータを１組
のプリセツトデータとし、該プリセツトデータを
複数組記憶する記憶手段と、記憶手段に記載され
た複数組のプリセツトデータのうちの１組を任意
に選択指定するプリセツト選択手段と、操作子の
操作に対応して操作子データ発生手段から発生さ
れる操作子データを出力するとともに、プリセツ
ト選択手段で選択操作があつたときは該プリセツ
ト選択手段で選択指定されたプリセツトデータを
選択出力し、前記プリセツトデータの出力時にも
操作子の操作状態が変化したときは該変化のあつ
た操作子に対応するデータのみを該操作子の操作
量に対応する操作子データに変更して出力する出
力手段と、出力手段から出力される各データを、
複数組のプリセツトデータのうち所望の組のプリ
セツトデータとして記憶手段に選択的に書込む手
段と、出力手段から出力されている各データを各
操作子に対応してそれぞれ表示する表示手段と、
出力手段から出力されたデータに基づき発生され
る楽音を制御する手段とを具えて構成される。な
お、以下に示す実施例において、操作子データ発
生手段は第１図の楽音制御スイツチ回路１に対応
し、記憶手段は第１図のメモリ２３に対応し、プ
リセツト選択手段は第１図のプリセツト選択回路
２２に対応し、出力手段は第１図の楽音制御レジ
スタ４に対応し、書込む手段は第１図の読出し／
書込み制御回路２６に対応し、表示手段は第１図
の表示部２０に対応し、楽音を制御する手段は第
１図の電圧制御型発振器８、電圧制御型増幅器１
０、レベル制御回路１５−１〜１５−６に対応す
る。

以下、この発明を添付図面の一実施例にもとづ
いて詳しく説明する。

第１図はこの発明を適用した電子楽器の一実施
例をその全体の概略について示したものである。

第１図において、楽音制御スイツチ回路１は発
生楽音の音高、音色、音量、効果等を夫々制御す
るためのスイツタを有する。ここではフルート
16′系、8′、4′系、トロンボーン16′系、8′系、4′
系
の各音色およびビブラート効果の速さおよび深さ
を夫々制御する楽音制御スイツチ１−１乃至１−
８についてのみ示しているが、実際にはほかの音
色、効果更に音高、音量等を制御する制御スイツ
チも設けられている。これらの楽音制御スイツチ
１−１乃至１−８は発生楽音の音色、およびビブ
ラート効果の程度を制御するものである。したが
つて、これら制御スイツチ１−１乃至１−８から
は夫々の操作子の操作量に応じた信号が出力され
るようになつている。すなわち、各楽音制御スイ
ツチ１−１乃至１−８は、例えば第２図に示すよ
うに操作量に応じて段階的にオンされる15個のス
イツチ接点２（まつたく操作されていないときは
すべてオフ）を具え、該操作量に対応した信号を
エンコーダ３を介して４ビツトの信号に変換して
出力するように構成される。また、このほかにも
各制御スイツチ１−１乃至１−８をボリユームと
し、夫々の出力をアナログ−デイジタル変換して
も同様の効果を得ることができる。

楽音制御スイツチ回路１の各楽音制御スイツチ
１−１乃至１−８から出力されるその操作量に対
応した信号（以下マニユアル操作データという）
は楽音制御レジスタ４に入力される。

楽音制御レジスタ４は上記マニユアル操作デー
タのほかにプリセツト回路５にプリセツトされて
いる楽音制御データ（以下プリセツトデータとい
う）も入力する。ここで、プリセツト回路５は前
記楽音制御スイツチ１−１乃至１−８の操作量に
関するデータを幾種類かプリセツトしておくもの
で、演奏者の簡単なスイツチ操作によりプリセツ
トされたうちの１組のデータが読出される（詳し
くは後述する）。そして、楽音制御レジスタ４は
通常は前記楽音制御スイツチ回路１からのマニユ
アル操作データを保持し、プリセツト回路５から
プリセツトデータが読出されたときは当該プリセ
ツトデータを保持し、また、プリセツトデータが
保持されている際に前記楽音制御スイツチ１−１
乃至１−８が操作されたときは、当該操作された
スイツチに関してのみその出力信号を保持するよ
うにして、マニユアル操作データの保持を優先す
るように構成されている。尚、タイミング信号発
生回路２８は上記プリセツトデータを書込む際も
しくは読出す際のタイミングを取るための各種信
号を発生する回路である。

楽音制御レジスタ４に保持されたデータはデコ
ーダ６でデコードされて各種音色、効果等の制御
に使用される。

すなわち、デコーダ６から出力されるビブラー
トの速さに関するデータはデイジタル−アナログ
変換器７を介してビブラート用電圧制御型発振器
（VCO）８の制御入力に加わり、その発振周波数
を制御する。また、ビブラートの深さに関するデ
ータはデイジタル−アナログ変換器９を介して電
圧制御型増幅器（VCA）１０の制御入力に加わ
り、そのゲインを制御する。このVCA１０の入
力には前記VCO８の出力が加えられており、し
たがつて、VCA１０からは所定の周波数（例え
ば数Hz）および所定の振幅を持つビブラート信号
が出力される。VCA１０から出力されるビブラ
ート信号はトーンジエネレータ１１に加わる。ト
ーンジエネレータ１１は音源用発振器および複数
の分周器（ともに図示せず）を具え、鍵盤１２に
おける各鍵に対応して16フイート、９フイート、
４フイート等の音源信号を出力する。上記ビブラ
ート信号は例えば上記音源用発振器（例えば
VCO）に加わりその発振周波数を制御する。こ
れにより音源信号には所定の速さ（周波数）で所
定の深さのビブラート効果が付加されてトーンジ
エネレータ１１から出力される。

トーンジエネレータ１１から出力される各音源
号は開閉回路１３に加わり、鍵盤１２で押下され
た鍵に対応する音源信号だけが選択されて音色回
路１４に加えられる。音色回路１４は前記楽音制
御スイツチ回路１における各スイツチ１−１乃至
１−６に対応した音色（フルート16′、8′、4′系、
トロンボーン16′、8′、4′系）を付与する音色フイ
ルタから成り、入力される音源信号に夫々の音色
を付与して出力する。これら各フイルタの出力側
にはレベル制御回路１５−１乃至１５−６が夫々
接続されている。レベル制御回路１５−１乃至１
５−６は各音色（フルート16′、………トロンボ
ーン4′）の楽音信号のレベルを前記楽音制御レジ
スタ４の出力データ、すなわち前記プリセツトデ
ータもしくはマニユアル操作データに応じて制御
するものである。このレベル制御回路１５−１乃
至１５−６は例えば第３図に示すような複数の抵
抗列１６から成る分圧回路により構成される。そ
して、各分圧点に接続された15個のFETゲート
１７のいずれかを前記デコーダ６からの信号によ
りオンさせて、音色回路１４から加えられている
楽音信号を適当なレベルに調節して出力する。例
えば、楽音制御レジスタ４の出力データの示す操
作量が小さいときは第３図において下位のFET
ゲートがオンして低レベルで楽音信号を出力する
（操作量が０のときはいずれのFETゲートも開か
ず楽音信号は出力されない）。また、操作量が大
きくなるにしたがい上位のFETゲートがオンし
て高レベルで楽音信号を出力する。尚、前記デイ
ジタル−アナログ変換器７および９も第３図に示
すような抵抗分圧回路で構成することができる。

レベル制御回路１５−１乃至１５−６において
レベルが調節された各音色の楽音信号はミキサ１
８で合成されてサウンドシステム１９に至る。こ
のようにしてサウンドシステム１９からはプリセ
ツトデータもしくはマニユアル操作データに対応
した音色、効果の付与された楽音が発生される。

ところで、前記デコーダ６から出力される信号
は表示部２０にも加わる。この表示部２０は楽音
制御レジスタ４に保持されたデータの示す値（楽
音制御スイツチ１−１乃至１−８の操作量に関す
る値）を表示するもので、例えば楽音制御スイツ
チ回路１の各スイツチ１−１乃至１−８に対応し
て各々配置された表示ランプ２０−１乃至２０−
８で構成される。また個々の表示ランプ２０−１
乃至２０−８は例えば第２図に示すようにデコー
ダ６の出力ラインに各々接続された15個の発光ダ
イオード２１で夫々構成され、楽音制御レジスタ
４に保持されたデータの値に対応したステツプの
発光ダイオードが点灯される。例えば、プリセツ
トデータが読出されていない場合は楽音制御スイ
ツチ回路１における各スイツチ１−１乃至１−８
の操作量が夫々表示され、プリセツトデータが読
出されている場合は当該プリセツトデータの示す
操作量が夫々表示され、また、プリセツトデータ
読出し中に上記スイツチ１−１乃至１−８が操作
された場合はその操作されたものについてはプリ
セツトデータにかわつてそのマニユアル操作デー
タが表示される。これによつて演奏者は現在設定
されている楽音の音色、効果等の状態を確実に把
握することができる。

つぎに、楽音制御レジスタ４およびプリセツト
回路５およびタイミング信号発生回路２８の詳細
について説明する。

まず、プリセツト回路５について説明する。

第１図に示すプリセツト回路５においては前記
楽音制御スイツチ１−１乃至１−８の操作量に関
して４通りの状態をプリセツトすることができる
ようになつている。この操作量を記憶するものと
してメモリ（RAM）２３が設けられている。第
１図の実施例においては楽音制御レジスタ４から
出力されるデータをプリセツトするようにしてい
る。すなわち、多重化回路２４は楽音制御レジス
タ４の出力データを多重化してメモリ２３に送り
込み、読出し／書込み制御回路２６はデータ書込
み時に演奏者により投入される書込みスイツチ２
５の投入にもとづいて上記多重化されたデータを
メモリ２３に書込み制御する。この実施例におい
ては上述のように４通りの操作状態をプリセツト
することができるようになつており、これに対応
してメモリ２３には４つの記憶箇所が設けられて
いる。プリセツト選択スイツチ回路２２は書込み
および読出しの際に４つの記憶箇所のうちの１つ
を選択するものである。すなわち、プリセツト選
択スイツチ回路２２は４つのプリセツト選択スイ
ツチ２２ａ〜２２ｄを有し、演奏者によりそのう
ちの１つが投入されて、その投入されたスイツチ
に対応する信号がエンコーダ２７を介してアドレ
ス信号としてメモリ２３に加わる。このようにし
て、プリセツト選択スイツチ回路２２における投
入スイツチに対応したメモリ２３の記憶箇所にデ
ータが書込まれ、もしくは該記憶箇所からデータ
が読出される。

上記のような書込み動作および読出し動作を制
御するための信号を発生するタイミング信号発生
回路２８は例えば第４図に示すように構成され
る。尚、第４図および後述の第６図、第７図にお
いては、入力数が多いアンド回路、オア回路等に
ついては、該回路の入力側に１本の入力線を描
き、複数の信号をこの入力線に交叉させ、該回路
に入力されるべき信号の信号線と入力線との交叉
点を丸印で囲むようにして図示の方法を簡略化し
ている。

第４図において、カウンタ３０は所定周期の基
準クロツクφにより常時駆動される。ここではカ
ウンタ３０は８ビツトのものが用いられている。
アンド回路３１はカウンタ３０のすべてのビツト
が“１”になる毎にすなわちカウント値が255に
なる毎にパルスを出力する（以下このパルスを
T255で示す）。この実施例においては、プリセツ
トデータの書込みおよび読出しのための処理をカ
ウンタ３０の１周期（すなわちカウント値が０か
ら255の期間であり以下T₀で示す）にて行なうよ
うにしており、この１周期に発生するパルス
T255により処理動作の開始もしくは終了のタイ
ミングを取るようにしている。アンド回路３２は
カウンタ３０のカウント値が７のときはじめてパ
ルスを出力し以後16カウント毎にパルスを出力す
る。このパルス（以下T₁₆で示す）は前記多重化
回路２４から時分割多重化されてきたデータをメ
モリ２３に書込む際のタイミングを取るための信
号として用いられる。カウンタ３０の出力Q₄，
Q₅，Q₆から取出される３ビツトの信号A₀・A₁・
A₂はカウンタ３０の16カウント毎に値が変化す
る信号で、多重化回路２４において書込みデータ
を多重化するために、また、メモリ２３において
書込みおよび読出しのためのアドレス指令として
夫々用いられる。デコーダ３３からアンド回路３
４−１乃至３４−８を介して出力される信号DA₁
〜DA₈は上記３ビツトの信号A₀・A₁・A₂をデコ
ードしたものであるが、この信号DA₁〜DA₈はメ
モリ２３への書込みまたは読出し動作が行なわれ
ている１周期T₀の間だけ出力される。この信号
DA₁〜DA₈の発生動作については後述する。

第５図は第１図に示したプリセツト回路５を詳
しく示したものである。

第５図に示すプリセツト選択スイツチ回路２２
は演奏者により投入されるプリセツト選択スイツ
チ２２ａ〜２２ｄと、その投入されたことを前記
１周期T₀の期間記憶しておく回路とから構成さ
れている。すなわち、プリセツト選択スイツチ２
２ａについて説明すれば、スイツチ２２ａはアン
ド回路５１の一方入力からオア回路５３を介して
遅延フリツプフロツプ回路５４に接続され、遅延
フリツプフロツプ回路５４の出力側にはアンド回
路５２からオア回路５３を介して当該遅延フリツ
プフロツプ回路５４の入力側に接続され、また、
アンド回路５１および５２の他方入力側には前記
信号T255および該信号T255をインバータ５５で
反転した信号が加わるようになつている。ここ
で、遅延フリツプフロツプ回路５４は前記クロツ
クφと同じクロツク（但し、ここでは２相のクロ
ツクφ₁，φ₂）が加えられており、オア回路５３
から加えられる信号を１ビツトタイム遅延して出
力する。したがつて、スイツチ２２ａが投入され
ると、その後はじめて信号T255が出力されたと
き１ビツトタイムおくれて遅延フリツプフロツプ
回路５４の出力が“１”に立上がり、この出力
“１”はアンド回路５２およびオア回路５３を介
して遅延フリツプフロツプ回路５４の入力側に戻
されて次に信号T255が立上がるまでは確実に保
持される。すなわち、スイツチ２２ａを投入する
と遅延フリツプフロツプ回路５４の出力はその後
の最初の周期T₀の開始時において“１”に立上
がり、スイツチ２２ａの投入を解除するとその後
の最初の周期T₀の終了時において“０”に立下
がるようになり、周期T₀を単位として変化する
ようになる。このようにするのはメモリ２３にお
ける書込みまたは読出し制御に少くとも１つの周
期T₀の期間が必要だからである。尚、プリセツ
ト選択スイツチ２２ｂ〜２２ｄに関しても上記プ
リセツト選択スイツチ２２ａと同様に構成されて
いるのでその説明は省略する。

各プリセツト選択スイツチ２２ａ〜２２ｄに対
応する遅延フリツプフロツプ回路５４の出力はエ
ンコーダ２７に加えられ、ここで２ビツトの信号
に変換される。そしてプリセツト選択スイツチ２
２ａ〜２２ｄのうちの投入されたものに対応した
記憶箇所を指定するアドレス信号としてメモリ２
３に加わる。

読出し／書込み制御回路２６は上記プリセツト
選択スイツチ回路２２と同様に書込みスイツチ２
５の投入を記憶する回路を具えている。すなわ
ち、読出し／書込み制御回路２６において書込み
スイツチ２５からの信号（投入時“１”）はアン
ド回路５５からオア回路５７を介して遅延フリツ
プフロツプ回路５８に加わり、該遅延フリツプフ
ロツプ回路５８の出力はアンド回路５６およびオ
ア回路５７を介して遅延フリツプフロツプ回路５
８の入力側に戻されるようになつている。また、
アンド回路５５およびアンド回路５６の各他方入
力には前記信号T255および該信号T255をインバ
ータ５９で反転した信号が夫々加わるようになつ
ている。したがつて、遅延フリツプフロツプ回路
５８の出力は書込みスイツチ２５が投入されてそ
の後最初の周期T₀の開始時に“１”に立上がり、
書込みスイツチ２５の投入が解除されてその後最
初の周期T₀の終了時に“０”に立下がる。すな
わち、書込みスイツチ２５が投入されると、少な
くとも１つの周期T₀の時間遅延フリツプフロツ
プ回路５８の出力は“１”に立上がつている。こ
の遅延フリツプフロツプ回路５８の出力は前記メ
モリ２３のOD端子に加わり、それが“１”に立
上がつている期間（すなわち書込み動作を実行す
る期間）メモリ２３の出力を禁止する。また、遅
延フリツプフロツプ回路５８の出力はナンド回路
６０の一方入力に加わる。ナンド回路６０は他方
から前記パルスT₁₆（クロツクφの16カウント毎
に出力されるパルス）を入力する。したがつて、
ナンド回路６０は遅延フリツプフロツプ回路５８
の出力が“１”に立上がつている周期T₀の区間
においてパルスT₁₆が発生されたときのみ“０”
に立下がる。このナンド回路６０からの出力はメ
モリ２３を書込み状態と読出し状態に切換えるた
めに用いられる。すなわち、ハンド回路６０の出
力“１”はメモリ２３を読出し状態とし、出力
“０”はメモリ２３を書込み状態とする。書込み
スイツチ２５が投入されているときにおいてもナ
ンド回路６０の出力を一様に“０”とせずに、パ
ルスT₁₆が発生したときのみ“０”にするように
したのは、多重化回路２４から送られてくるデー
タが安定した状態になつてから該データを書込む
ためである。

メモリ２３は前述のように楽音制御スイツチ回
路１の楽音制御スイツチ１−１乃至１−８の操作
量を記憶するものであるが、この実施例において
はこれら８つの操作量を時分割的に書込み、また
読出すようにしている。すなわち、前記楽音制御
レジスタ４に保持されている８つのデータ（１つ
のデータは４ビツト）は多重化回路２４に同時に
加えられ、前記３ビツトの信号A₀・A₁・A₂によ
つて前記クロツクφの16カウント毎に１つずつ順
次出力される。そして、メモリ２３は前記エンコ
ーダ２７の出力信号により指定された記憶箇所に
おいて、前記３ビツトの信号A₀・A₁・A₂を動的
アドレス信号として上記順次出力されているデー
タを前記ナンド回路６０からパルスが加えられる
毎に順次書込む。また、逆に読出す場合はメモリ
２３は前記エンコーダ２７の出力信号により指定
された記憶箇所から、前記３ビツトの信号A₀・
A₁・A₂を動的アドレス信号として８つのデータ
を順次読出して楽音制御レジスタ４に加える。

ところで、エンコーダ２７の出力信号はメモリ
２３のアドレス信号として用いられるほか、タイ
ミング信号発生回路２８（第４図）に加わり、前
記信号DA₁〜DA₈を発生させるために用いられ
る。すなわち、ここではエンコーダ２７の出力信
号の変化を検出してプリセツト選択スイツチ２２
ａ〜２２ｄのいずれかが投入されたことを検出
し、これにより信号DA₁〜DA₈を発生させて楽音
制御レジスタ４の出力を楽音制御スイツチ回路１
の出力（マニユアル操作データ）からメモリ２３
の出力（プリセツトデータ）に切換えるためにエ
ンコーダ２７の出力信号を用いるのである。これ
を第４図にもとずいて説明すれば、エンコーダ２
７から出力される２ビツトの信号（プリセツト選
択スイツチ２２ａ〜２２ｄのいずれのスイツチが
投入されているかを示す信号）は、まず変化検出
回路３５に加わる。変化検出回路３５は入力信号
の変化を検出する回路で、各ビツトに対応して排
他的オア回路３７および３９が設けられ、各ビツ
トの信号と各ビツトの信号を遅延フリツプフロツ
プ回路３６，３８で１ビツト遅延した信号が夫々
加わるようになつている。したがつて、各ビツト
の信号に変化があれば排他的オア回路３７もしく
は３９から１つのパルスが出力されるようにな
る。２つの排他的オア回路３７および３９の出力
はオア回路４０を介して変化検出回路３５から出
力される。プリセツト選択スイツチ２２ａ〜２２
ｄのいずれかが操作されれば上記２つのビツト
（エンコーダ２７の出力）のうちの少くとも一方
の信号が変化するから、操作されたときは必ずオ
ア回路３５からパルスが１つ出力されることにな
る。そして、このパルスはオア回路４１を介して
遅延フリツプフロツプ回路４２に加わり、また遅
延フリツプフロツプ回路４２の出力はアンド回路
４３およびオア回路４１を介してその入力側に戻
されており、また、信号T255をインバータ４４
で反転した信号がアンド回路４３の一方に加わる
ようになつている。したがつて変化検出回路３５
からパルスが発生されると（前記プリセツト選択
スイツチ回路２２の出力は周期T₀の開始時に立
上がるから、このパルスも周期T₀の開始時に同
期して発生される）その１周期T₀の間中遅延フ
リツプフロツプ回路４２からアンド回路４３およ
びオア回路４１を経て再び遅延フリツプフロツプ
回路４２に戻るループに信号“１”が保持され
る。

アンド回路４５はこのループの信号および前記
信号T₁₆を入力し、上記ループに“１”が保持さ
れている期間信号T₁₆を通過させる。デコーダ３
３は前記３ビツトの信号A₀・A₁・A₂をデコード
し、デコードした信号をアンド回路３４−１乃至
３４−８に夫々加える。これらアンド回路３４−
１乃至３４−８の他方入力には前記アンド回路４
５の出力が加わるようになつている。したがつて
デコーダ３３の出力は１周期T₀の期間だけアン
ド回路３４−１乃至３４−８を通過することが可
能となる。ここで、デコード３３の出力はDA₁か
らDA₈へ向けて順次切換わるが、切換わるはやさ
はクロツクφの16カウント毎であるので周期T₀
の半分の期間（クロツクφの127カウント）で
DA₁からDA₈まで一巡することになる。したがつ
て、上記アンド回路３４−１乃至３４−８が動作
可能となつている期間（すなわち１周期T₀）に
おいて信号DA₁〜DA₈の出力動作は２度繰返され
ることになる。

上記アンド回路３４−１乃至３４−８から順次
出力される信号DA₁〜DA₈は前記楽音制御レジス
タ４に加わる。

楽音制御レジスタ４の詳細例を第６図に示す。
楽音制御レジスタ４は前記楽音制御スイツチ１−
１乃至１−８に夫々対応するレジスタ４−１乃至
４−８（レジスタ４−３乃至４−７は図示せず）
を具えているが、すべて同様に構成されているの
で第６図の例においてはそのうちの１つのレジス
タ４−１についてだけ詳細を示してある。

第６図に示すレジスタ４−１はフルート16′系
の音色に関するデータを記憶保持するものであ
る。すなわち、レジスタ４−１は前記楽音制御ス
イツチ１−１から送出される４ビツトのマニユア
ル操作データをアンド回路７１〜７４に夫々入力
し、また、メモリ２３から送出される４ビツトの
プリセツトデータをアンド回路７５〜７８に夫々
入力する。この場合、この発明においては楽音制
御スイツチ回路１から出力されるマニユアル操作
データを優先するように制御するため、楽音制御
スイツチ回路１の楽音制御スイツチ１−１の操作
に応じてアンド回路７１〜７４およびアンド回路
７５〜７８を制御するようにしている。スイツチ
操作検出回路８３はこのアンド回路７１〜７４お
よびアンド回路７５〜７８を制御するために楽音
制御スイツチ１−１の操作を検出するものであ
る。すなわち、スイツチ操作検出回路８３は図示
のように楽音制御スイツチ１−１からの４ビツト
のデータが入力されるオア回路８４、オア回路８
４の出力が加えられる遅延フリツプフロツプ回路
８５および該遅延フリツプフロツプ回路８５の
出力が一方に、また、オア回路８４の出力が他方
に加わるアンド回路８６により構成され、該アン
ド回路８６の出力がそのまま前記アンド回路７１
〜７４の他方入力に、またインバータ８７を介し
て前記アンド回路７５〜７８の他方入力に夫々加
わるようになつている。したがつて、楽音制御ス
イツチ１−１が操作されていないときはスイツチ
操作検出回路８３の出力は“０”であり、これに
よりアンド回路７５〜７８が動作可能となつてメ
モリ２３からの出力データが該アンド回路７５〜
７８から取出されるようになる。また、楽音制御
スイツチ１−１がオフ状態（４ビツトのデータが
すべて“０”）から操作されると、その立上りで
スイツチ操作検出回路８３からパルスが出力され
る。これによりアンド回路７１〜７４が動作可能
となり、楽音制御スイツチ１−１からのデータが
アンド回路７１〜７４から取出されるようにな
る。すなわち、通常はメモリ２３からのデータが
取出されるようになつているが、楽音制御スイツ
チ１−１が操作されたときは当該スイツチ１−１
からのデータが優先して取出されるように優先回
路が組んである。アンド回路７１および７５，７
２および７６，７３および７７，７４および７８
の出力はオア回路７９，８０，８１，８２を介し
て取出されるようになつている。

レジスタ４−１において記憶回路８８は上記オ
ア回路７９〜８２から送られてくる４ビツトのデ
ータを記憶保持するためのもので、各ビツトに対
応して記憶保持するための回路８９〜９２が夫々
設けられている。オア回路７９の出力が加わる回
路８９について説明すれば、オア回路７９の出力
はアンド回路９３およびオア回路９４を介して遅
延フリツプフロツプ回路９５に加わり、遅延フリ
ツプフロツプ回路９５の出力はアンド回路９９を
介して遅延フリツプフロツプ回路９５の入力側に
戻されるようになつている。また、前記信号DA₁
およびスイツチ操作検出回路８３の出力信号がオ
ア回路９６を介してそのまま前記アンド回路９３
の他方入力側に、また、インバータ９７を介して
前記アンド回路９９の他方入力側に夫々加わるよ
うになつている。他のビツトに関する回路９０〜
９２も以上説明した回路８９と同様に構成されて
いる。したがつて、楽音制御スイツチ１−１が操
作されたときはアンド回路９３が動作可能とな
り、また、このときは前述のように楽音制御スイ
ツチ１−１からのデータがオア回路７９〜８２か
ら出力されているので、この楽音制御スイツチ１
−１からのデータがアンド回路９３を介してオア
回路９４に加わり、遅延フリツプフロツプ回路９
５からアンド回路９９およびオア回路９４を介し
て再び遅延フリツプフロツプ回路９５に戻るルー
プにこのデータ記憶される。また、前記プリセツ
ト選択スイツチ回路２２においてプリセツト選択
スイツチ２２ａ〜２２ｄが投入された場合は前述
のように信号DA₁が発生するのでアンド回路９３
が動作可能となるが、このときはスイツチ操作検
出回路８３の出力は“０”のままであるのでメモ
リ２３からのデータがオア回路７９〜８２を介し
てアンド回路９３に加わる。メモリ２３からのデ
ータは前述のように各音色、効果に関するものが
時分割多重化されたものであるが、アンド回路９
３はフルート16′系の音色に関するプリセツトデ
ータが読出されているときのみ信号DA₁により動
作可能となるから、フルート16′系の音色に関す
るプリセツトデータのみがアンド回路９３を通過
することになる。アンド回路９３を通過してきた
データはオア回路９４に加わり、遅延フリツプフ
ロツプ回路９５からアンド回路９９およびオア回
路９４を介して再び遅延フリツプフロツプ回路９
５に戻るループに記憶される。更に、メモリ２３
からのプリセツトデータが記憶されているときに
楽音制御スイツチ１−１を一旦オフ状態にして再
び操作することにより（スイツチ操作検出回路８
３の出力が“１”となる）、記憶回路８８の記憶
内容を再び楽音制御スイツチ１−１からのデータ
に書替えることができる。

以上、フルート16′系の音色に対応するレジス
タ４−１について説明したが、他の音色、効果に
対応するレジスタ４−２乃至４−８（レジスタ４
−３乃至４−７は図示せず）も同様に構成され
る。したがつて、楽音制御スイツチ１−１乃至１
−８が操作されるとレジスタ４−１乃至４−８に
はその操作量に対応したマニユアル操作データが
各別に記憶され、そのデータに応じて発生楽音の
音色、効果等が制御される。また、プリセツト選
択スイツチ２２ａ〜２２ｄが投入された場合はメ
モリ２３からプリセツトデータが順次読出され、
これらのデータが信号DA₁〜DA₈により各対応す
るレジスタ４−１乃至４−８に順次記憶される。
そして、この記憶されたデータに応じて楽音の音
色、効果等が制御される。また、メモリ２３から
のプリセツトデータに応じて楽音が制御されてい
るときに楽音制御スイツチ１−１乃至１−８のい
ずれかが操作されると、その操作されたスイツチ
に対応するレジスタ（４−１乃至４−８のいずれ
か）のみマニユアル操作データに記憶が書替えら
れる。したがつて、メモリ２３から読出されてい
るプリセツトデータに変更が加えられていること
になる。

尚、第６図においてはスイツチ操作検出回路８
３は楽音制御スイツチ１−１（１−２乃至１−
８）がオフ状態（４ビツトのデータがすべて
“０”）から操作されたときのみ検出信号を出力す
るので、レジスタ４−１（４−２乃至４−８）に
記憶されているメモリ２３からのデータを楽音制
御スイツチ１−１（１−２乃至１−８）によるマ
ニユアル操作データに変更するためには、当該制
御スイツチ１−１（１−２乃至１−８）を一旦オ
フ状態にしてから改めて操作しなおす必要がある
が、これを例えば第７図に示すように構成すれば
一旦オフ状態にする操作は不要となる。すなわ
ち、第７図に示すスイツチ操作検出回路１００は
楽音制御スイツチ１−１（１−２乃至１−８）か
ら加わる４ビツトのデータに対応して４個の排他
的オア回路１０１〜１０４を具え、これら排他的
オア回路１０１〜１０４の各一方入力端には各ビ
ツトの信号をそのまま加え、各他方入力端には各
ビツトの信号を遅延フリツプフロツプ回路１０５
〜１０８で遅延した信号を加え、更に排他的オア
回路１０１〜１０４の出力をオア回路１０９でま
とめて取出すようにしたものである。したがつ
て、入力されるマニユアル操作データ４ビツトの
うちの１つのビツトでも値が変わればオア回路１
０９からパルスが出力されて、記憶回路８８の記
憶内容がそのマニユアル操作データに書替えられ
る。したがつて、楽音制御スイツチ１−１（１−
２乃至１−８）を一旦オフ状態に戻すことなくレ
ジスタ４−１（４−２乃至４−８）の記憶内容を
変更することが可能となる。

以上説明したようにこの発明よれば、楽音制御
スイツチのマニユアル操作による楽音制御と、予
めプリセツトされたデータによる楽音制御と、の
両機能を備えた電子楽器において、上記プリセツ
トされたデータによる制御実行中に上記楽音制御
スイツチを操作した場合は、その操作したスイツ
チに対応する制御に関しては当該スイツチのマニ
ユアル操作を優先的に生かすようにしたので、上
記プリセツトされたデータを多少変更した状態で
楽音を制御することができ楽音制御の自由度が増
すという効果がある。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器の一実施
例の概略を示すブロツク図、第２図は第１図の案
内制御ブロツクおよび表示部の詳細例を示すブロ
ツク図、第３図は第１図のレベル制御回路の詳細
例を示す回路図、第４図は第１図のタイミング信
号発生回路の詳細例を示すブロツク図、第５図は
第１図のプリセツト回路の詳細例を示すブロツク
図、第６図は第１図の楽音制御レジスタの詳細例
を示す一部省略ブロツク図、第７図は第６図のス
イツチ操作検出回路の変更例を示すブロツク図で
ある。１……楽音制御スイツチ回路、１−１乃至１−
８……楽音制御スイツチ、４……楽音制御レジス
タ、４−１乃至４−８……レジスタ、５……プリ
セツト回路、１４……音色回路、２０……表示
部、２２……プリセツト選択スイツチ回路、２２
ａ乃至２２ｄ……プリセツト選択スイツチ、２３
……メモリ（RAM）、２４……多重化回路、２
５……書込みスイツチ、２６……読出し／書込み
制御回路、２８……タイミング信号発生回路、８
３……スイツチ操作変化検出回路、８８……記憶
回路。

Claims

【特許請求の範囲】１それぞれ複数段階に操作可能な複数の操作子
を有し、各操作子の操作状態に対応してそれぞれ
複数ビツトからなる複数の操作子データを発生す
る操作子データ発生手段１と、前記各操作子の操作量に対応したそれぞれ複数
ビツトからなる複数のデータを１組のプリセツト
データとし、該プリセツトデータを複数組記憶す
る記憶手段２３と、前記記憶手段に記憶された複数組のプリセツト
データのうちの１組を任意に選択指定するプリセ
ツト選択手段２２と、前記操作子の操作に対応して前記操作子データ
発生手段から発生される操作子データを出力する
とともに、前記プリセツト選択手段で選択操作が
あつたときは該プリセツト選択手段で選択指定さ
れた前記プリセツトデータを選択出力し、前記プ
リセツトデータの出力時にも前記操作子の操作状
態が変化したときは該変化のあつた操作子に対応
するデータのみを該操作子の操作量に対応する操
作子データに変更して出力する出力手段４と、前記出力手段から出力される各データを、前記
複数組のプリセツトデータのうち所望の組のプリ
セツトデータとして前記記憶手段に選択的に書込
む手段２６と、前記出力手段から出力されている各データを前
記各操作子に対応してそれぞれ表示する表示手段
２０と、前記出力手段から出力されたデータに基づき発
生される楽音を制御する手段８，１０，１５−１
〜１５−６とを具えた電子楽器の楽音制御装置。２操作子データ発生手段は、各操作子の操作状
態を示すエンコードし操作子データとして出力す
るエンコーダ３を有し、表示手段は、出力手段の出力をデコードするデ
コーダ６の出力に基づき表示を行う特許請求の範
囲第１項記載の電子楽器の楽音制御装置。３制御する手段は、出力手段から出力されたデ
ータに対応して発生する楽音の音色および音量を
制御するものであり、表示する手段は、出力手段から出力されたデー
タに対応して設定選択された音色およびその音量
を表示するものである特許請求の範囲第１項記載
の電子楽器の楽音制御装置。