JPH01204527A - デジタル―アナログ変換器 - Google Patents
デジタル―アナログ変換器Info
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- JPH01204527A JPH01204527A JP63324848A JP32484888A JPH01204527A JP H01204527 A JPH01204527 A JP H01204527A JP 63324848 A JP63324848 A JP 63324848A JP 32484888 A JP32484888 A JP 32484888A JP H01204527 A JPH01204527 A JP H01204527A
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- 238000012935 Averaging Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000001419 dependent effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル人力信号をアナログ出力信号に変換
するデジタル−アナログ変換器であって、−デジタル人
力信号を受ける入力端子と、−アナログ出力信号を生じ
る出力端子と、−適切に規定された比でＮ個の出力端に
Ｎ個の電流を発生させるようにしたＮ個の電流源を有す
る電流源回路と、 −この電流源回路のＮ個の出力端に結合されたＮ個の入
力端と、デジタル人力信号を受ける前記の入力端子に結
合された他の入力端と、前記の出力端子に結合された出
力端とを有し、前記の電流源回路の出力端に得られる電
流からデジタル入力信号の関数としてアナログ信号を構
成する組合せ回路と を具える当該デジタル−アナログ変換器に関するもので
ある。
するデジタル−アナログ変換器であって、−デジタル人
力信号を受ける入力端子と、−アナログ出力信号を生じ
る出力端子と、−適切に規定された比でＮ個の出力端に
Ｎ個の電流を発生させるようにしたＮ個の電流源を有す
る電流源回路と、 −この電流源回路のＮ個の出力端に結合されたＮ個の入
力端と、デジタル人力信号を受ける前記の入力端子に結
合された他の入力端と、前記の出力端子に結合された出
力端とを有し、前記の電流源回路の出力端に得られる電
流からデジタル入力信号の関数としてアナログ信号を構
成する組合せ回路と を具える当該デジタル−アナログ変換器に関するもので
ある。
この種類のデジタル−アナログ変換器は公開されたオラ
ンダ国特許出願第８．００３．９４８号（特開昭５７−
４８８２７号公報に対応）明細書に開示されており既知
である。
ンダ国特許出願第８．００３．９４８号（特開昭５７−
４８８２７号公報に対応）明細書に開示されており既知
である。
（従来の技術）
このようなデジタル−アナログ変換器では、米国特許第
３．９８２．１７２号（特開昭５０−１４６８５４号公
報に対応）および米国特許第４．１２５．８０３号（特
開昭５２−１３２７６５号公報に対応）から既知の動的
置換（パーミュテーション）原理が用いられており、こ
の原理によれば、互いにほぼ等しい電流を循環置換に応
じて出力端に結合することにより正確な相対強度比を有
する電流が電流源回路で発生される。この既知の電流源
回路はこの目的のための置換回路を有している。循環置
換によれば、最初に発生された電流の各々の、平均値に
対する偏差が１循環（巡回）当りしばしば等しく出力電
流の各々に現われる。従って、各出力電流は、最初に発
生された電流の平均値に対して、従って他の出力電流の
各直流成分に対して極めて正確な強度比を有する直流成
分を有している。最初に発生された電流間の相対的な差
はこれらの出力電流に交流成分として現われ、これらの
交流成分は最大信号周波数に対する置換周波数に依存し
且つ最初に発生された電流の相対強度比に依存して妨害
されたりされなかったりする。
３．９８２．１７２号（特開昭５０−１４６８５４号公
報に対応）および米国特許第４．１２５．８０３号（特
開昭５２−１３２７６５号公報に対応）から既知の動的
置換（パーミュテーション）原理が用いられており、こ
の原理によれば、互いにほぼ等しい電流を循環置換に応
じて出力端に結合することにより正確な相対強度比を有
する電流が電流源回路で発生される。この既知の電流源
回路はこの目的のための置換回路を有している。循環置
換によれば、最初に発生された電流の各々の、平均値に
対する偏差が１循環（巡回）当りしばしば等しく出力電
流の各々に現われる。従って、各出力電流は、最初に発
生された電流の平均値に対して、従って他の出力電流の
各直流成分に対して極めて正確な強度比を有する直流成
分を有している。最初に発生された電流間の相対的な差
はこれらの出力電流に交流成分として現われ、これらの
交流成分は最大信号周波数に対する置換周波数に依存し
且つ最初に発生された電流の相対強度比に依存して妨害
されたりされなかったりする。
これらの交流成分が妨害されるおそれのあるこれらの場
合に、平均化回路を電流源回路の各出力端に加えること
によりこれらの交流成分を濾波して除去するようにする
ことができる。このようにすると、組合せ回路により且
つこのようにして発生させた直流電流を用いて何の問題
も生じることなくデジタル−アナログ変換を行うことが
できる。
合に、平均化回路を電流源回路の各出力端に加えること
によりこれらの交流成分を濾波して除去するようにする
ことができる。このようにすると、組合せ回路により且
つこのようにして発生させた直流電流を用いて何の問題
も生じることなくデジタル−アナログ変換を行うことが
できる。
前述した強度比はそれぞれ２の倍数である。どの場合、
切換えすべき電流は、デジタル信号に相当するアナログ
信号を発生するようにデジタル信号の関連ビットにより
直接切換えられる。
切換えすべき電流は、デジタル信号に相当するアナログ
信号を発生するようにデジタル信号の関連ビットにより
直接切換えられる。
（発明が解決しようとする課題）
しかし従来のデジタル−アナログ変換器の場合、良好に
規定された比で電流を得るために、電流源回路で発生さ
すべき電流の数が増大すると個数が増大するシフトレジ
スタを電流源が用いている。
規定された比で電流を得るために、電流源回路で発生さ
すべき電流の数が増大すると個数が増大するシフトレジ
スタを電流源が用いている。
これにより既知のデジタル−アナログ変換器における電
力消費量を多くしてしまう。
力消費量を多くしてしまう。
本発明の目的は、簡単で必要とする素子数が少なく、従
って電力消費量を少なくでき、それにもかかわらず電流
が等しくならないのを（非同−性を）補償しろるように
したデジタル−アナログ変換器を提供せんとするにある
。
って電力消費量を少なくでき、それにもかかわらず電流
が等しくならないのを（非同−性を）補償しろるように
したデジタル−アナログ変換器を提供せんとするにある
。
（課題を解決するための手段）
本発明は、デジタル入力信号をアナログ出力信号に変換
するデジタル−アナログ変換器であって、−デジタル入
力信号を受ける入力端子と、−アナログ出力信号を生じ
る出力端子と、−適切に規定された比でＮ個の出力端に
Ｎ個の電流を発生させるようにしたＮ個の電流源を有す
る電流源回路と、 −この電流源回路のＮ個の出力端に結合されたＮ個の入
力端と、デジタル人力信号を受ける前記の入力端子に結
合された他の入力端と、前記の出力端子に結合された出
力端とを有し、前記の電流源回路の出力端に得られる電
流からデジタル入力信号の関数としてアナログ信号を構
成する組合せ回路と を具える当該デジタル−アナログ変換器において、前記
の電流源回路は互いにほぼ等しい電流強度のＮ個の電流
を発生するように構成されており、ある期間中前記の入
力端子に与えられるデジタル入力信号りを変換するため
にこの期間が少なくとも２つの副期間に細分割されるよ
うになっており、前記の組合せ回路は、ｄをデジタル人
力信号りの１０進値を表わすものとして前記の期間内に
ある各副期間中それぞれＮ個の電流源のうちのｄ個の電
流源の種々の組合せ電流が合成されるように各副期間中
ｄ個の電流源の電流を合成するように構成されているこ
とを特徴とする。
するデジタル−アナログ変換器であって、−デジタル入
力信号を受ける入力端子と、−アナログ出力信号を生じ
る出力端子と、−適切に規定された比でＮ個の出力端に
Ｎ個の電流を発生させるようにしたＮ個の電流源を有す
る電流源回路と、 −この電流源回路のＮ個の出力端に結合されたＮ個の入
力端と、デジタル人力信号を受ける前記の入力端子に結
合された他の入力端と、前記の出力端子に結合された出
力端とを有し、前記の電流源回路の出力端に得られる電
流からデジタル入力信号の関数としてアナログ信号を構
成する組合せ回路と を具える当該デジタル−アナログ変換器において、前記
の電流源回路は互いにほぼ等しい電流強度のＮ個の電流
を発生するように構成されており、ある期間中前記の入
力端子に与えられるデジタル入力信号りを変換するため
にこの期間が少なくとも２つの副期間に細分割されるよ
うになっており、前記の組合せ回路は、ｄをデジタル人
力信号りの１０進値を表わすものとして前記の期間内に
ある各副期間中それぞれＮ個の電流源のうちのｄ個の電
流源の種々の組合せ電流が合成されるように各副期間中
ｄ個の電流源の電流を合成するように構成されているこ
とを特徴とする。
本発明は、デジタル−アナログ変換器を前記のオランダ
国特許出願第８．００３．９４８号（特開昭５７−４８
８２７号公報）明細書に開示されたのとは異なるように
形成することもできるという認識を基に成したものであ
る。実際には、互いにほぼ等しい（しかし非直線性の為
に、また電流源が基板上の異なる位置に配置されている
為に正確に等しくない）電流強度を有するもとの電流か
ら出発して、入力端子に存在するデジタル信号のアナロ
グ値を表わすアナログ信号を直接構成している。従って
この場合、既知の電流源回路に存在する置換（パーミュ
テーション）回路は不必要である。電流強度の非同−性
が補償されたアナログ出力信号は、ある期間内にある複
数の副期間内でそれぞれ異なる電流源の組合せを制御し
且つ場合に応じ組合せ回路の出力端と出力端子との間に
平均化回路を配置することにより得ることができる。
国特許出願第８．００３．９４８号（特開昭５７−４８
８２７号公報）明細書に開示されたのとは異なるように
形成することもできるという認識を基に成したものであ
る。実際には、互いにほぼ等しい（しかし非直線性の為
に、また電流源が基板上の異なる位置に配置されている
為に正確に等しくない）電流強度を有するもとの電流か
ら出発して、入力端子に存在するデジタル信号のアナロ
グ値を表わすアナログ信号を直接構成している。従って
この場合、既知の電流源回路に存在する置換（パーミュ
テーション）回路は不必要である。電流強度の非同−性
が補償されたアナログ出力信号は、ある期間内にある複
数の副期間内でそれぞれ異なる電流源の組合せを制御し
且つ場合に応じ組合せ回路の出力端と出力端子との間に
平均化回路を配置することにより得ることができる。
本発明によるデジタル−アナログ変換器では更に、前記
の電流源にインデックスＸ （Ｘは１≦ｘ≦Ｎを満足す
る整数）を付して表わした場合、前記の組合せ回路は、
前記の期間内にある３個の副期間のうちのｊ番目（ｊは
１〜Ｊの範囲にある）の副期間中、ｊが奇数の場合イン
デックス（（ｊ−１）・Ｎ＋Ｊ ） ／Ｊ〜（（ｊ−１
）・Ｎ＋ｄ−Ｊ ） ／Ｊ が付された電流源の電流
を合成し、Ｊが偶数の場合インデックス（ｊ−Ｎ−ｄ
−Ｊ＋Ｊ｝／Ｊ −ｊ−Ｎ／Ｊが付された電流源の電流
を合成するように構成され、前記の式の１つに応じて計
算したインデックスＸがＮよりも大きいか或いは１より
も小さい場合に、ｘ’ ＝ｘ ｍａｄ Ｎ を満足するインデックスＸ′をインデックスＸの代りに
取入れるようにすることができる。
の電流源にインデックスＸ （Ｘは１≦ｘ≦Ｎを満足す
る整数）を付して表わした場合、前記の組合せ回路は、
前記の期間内にある３個の副期間のうちのｊ番目（ｊは
１〜Ｊの範囲にある）の副期間中、ｊが奇数の場合イン
デックス（（ｊ−１）・Ｎ＋Ｊ ） ／Ｊ〜（（ｊ−１
）・Ｎ＋ｄ−Ｊ ） ／Ｊ が付された電流源の電流
を合成し、Ｊが偶数の場合インデックス（ｊ−Ｎ−ｄ
−Ｊ＋Ｊ｝／Ｊ −ｊ−Ｎ／Ｊが付された電流源の電流
を合成するように構成され、前記の式の１つに応じて計
算したインデックスＸがＮよりも大きいか或いは１より
も小さい場合に、ｘ’ ＝ｘ ｍａｄ Ｎ を満足するインデックスＸ′をインデックスＸの代りに
取入れるようにすることができる。
特に、電流源が基板上に整列されたデジタル−アナログ
変換器では、前記の組合せ回路は、第１副期間中インデ
ックス１〜ｄが付された電流源の電流を合成し、第２副
期間中インデックスＮ＋１−ｄ〜Ｎが付された電流源の
電流を合成するように構成されているようにすることが
できる。
変換器では、前記の組合せ回路は、第１副期間中インデ
ックス１〜ｄが付された電流源の電流を合成し、第２副
期間中インデックスＮ＋１−ｄ〜Ｎが付された電流源の
電流を合成するように構成されているようにすることが
できる。
このようなデジタル−アナログ変換器によれば、Ｎ個の
電流源に亘る電流強度の直線勾配を補償しうるようにな
る。前記の組合せ回路が第３副期間中インデックス を合成し、第４副期間中インデックス Ｎ Ｎ −＋ ｌ−ｄ 〜−が付された電流源の電流を合成する
ように構成されている場合には、Ｎ個の電流源に亘る電
流強度の勾配であって中心に対し対称的な勾配を補償す
ることができる。
電流源に亘る電流強度の直線勾配を補償しうるようにな
る。前記の組合せ回路が第３副期間中インデックス を合成し、第４副期間中インデックス Ｎ Ｎ −＋ ｌ−ｄ 〜−が付された電流源の電流を合成する
ように構成されている場合には、Ｎ個の電流源に亘る電
流強度の勾配であって中心に対し対称的な勾配を補償す
ることができる。
（実施例）
以下図面につき説明する。
第１図は本発明によるデジタル−アナログ（Ｄ−Ａ）変
換器の第１実施例を示し、このＤ−Ａ変換器はデジタル
入力信号りを受ける入力端子１と、アナログ出力信号を
生じる出力端子２と、電流強度が互いにほぼ等しいＮ個
の電流１１〜Ｉ、ｌを生じるＮ個の電流源を具える電流
源回路３と、組合せ回路４と、平均化回路５とを有して
いる。電流源回路３のＮ個の出力端３．１〜３．Ｎは組
合せ回路４の関連の入力端４．１〜４．Ｎにそれぞれ結
合されている。組合せ回路４は入力端子１に結合された
他の入力端子６と、平均化回路５の入力端８に結合され
た出力端７とを有しており、平均化回路５の出力端９は
出力端子２に接合されている。
換器の第１実施例を示し、このＤ−Ａ変換器はデジタル
入力信号りを受ける入力端子１と、アナログ出力信号を
生じる出力端子２と、電流強度が互いにほぼ等しいＮ個
の電流１１〜Ｉ、ｌを生じるＮ個の電流源を具える電流
源回路３と、組合せ回路４と、平均化回路５とを有して
いる。電流源回路３のＮ個の出力端３．１〜３．Ｎは組
合せ回路４の関連の入力端４．１〜４．Ｎにそれぞれ結
合されている。組合せ回路４は入力端子１に結合された
他の入力端子６と、平均化回路５の入力端８に結合され
た出力端７とを有しており、平均化回路５の出力端９は
出力端子２に接合されている。
組合せ回路４はＮ個のスイッチングユニット８１〜ＳＮ
をも具え、各スイッチングユニットが入力端１０．１と
出力端１０．２と制御信号入力端１０．３を有している
。これらの符号はスイッチングユニットＳ１に対しての
み付しであるがスイッチングユニット３２〜ＳＮに対し
ても同様である。組合せ回路４の入力端４．１〜４．Ｎ
の各々はスイッチングユニット８１〜ＳＮの１つの関連
の入力端１０．１に結合されている。
をも具え、各スイッチングユニットが入力端１０．１と
出力端１０．２と制御信号入力端１０．３を有している
。これらの符号はスイッチングユニットＳ１に対しての
み付しであるがスイッチングユニット３２〜ＳＮに対し
ても同様である。組合せ回路４の入力端４．１〜４．Ｎ
の各々はスイッチングユニット８１〜ＳＮの１つの関連
の入力端１０．１に結合されている。
スイッチングユニット８１〜ＳＮのすべての出力端１０
．２は出力端７に結合されている。また制御信号発生器
１５も設けられている。この制御信号発生器１５の入力
端１６は組合せ回路の入力端６に結合されており、この
制御信号発生器のＮ個の出力端１７．１〜１７．Ｎの各
々はスイッチングユニット８１〜Ｓ、ｌの１つの関連の
制御信号入力端１０．３に結合されている。
．２は出力端７に結合されている。また制御信号発生器
１５も設けられている。この制御信号発生器１５の入力
端１６は組合せ回路の入力端６に結合されており、この
制御信号発生器のＮ個の出力端１７．１〜１７．Ｎの各
々はスイッチングユニット８１〜Ｓ、ｌの１つの関連の
制御信号入力端１０．３に結合されている。
平均化回路５は後の説明から明らかとなるように期間Ｔ
、毎に組合せ回路４の出力信号を平均化する。この平均
化回路は本発明にとって本質を成すものでも必要なもの
でもない。
、毎に組合せ回路４の出力信号を平均化する。この平均
化回路は本発明にとって本質を成すものでも必要なもの
でもない。
デジタル信号Ｄ（この信号は“１”および“０”のｎビ
ットデジタル数より成る）を変換するために、平均化回
路５に対する平均化期間である時間間隔を少なくとも２
つの副期間に細分割し、このデジタル信号りを期間Ｔ４
中入力端子１に与える。
ットデジタル数より成る）を変換するために、平均化回
路５に対する平均化期間である時間間隔を少なくとも２
つの副期間に細分割し、このデジタル信号りを期間Ｔ４
中入力端子１に与える。
デジタル信号りの１０進値をｄとした場合、組合せ回路
４は、期間Ｔ２内にある副期間Ｔｄｉ中それぞれｄ個の
電流源の電流を合成し、Ｎ個の電流源Ｉ、〜（９のうち
のｄ個の電流源の種々の組合せのそれぞれの電流を各副
期間中合成するようになっている。
４は、期間Ｔ２内にある副期間Ｔｄｉ中それぞれｄ個の
電流源の電流を合成し、Ｎ個の電流源Ｉ、〜（９のうち
のｄ個の電流源の種々の組合せのそれぞれの電流を各副
期間中合成するようになっている。
第１図の実施例の特定の動作を以下に第２ａ〜２ｃ図に
つき詳細に説明する。
つき詳細に説明する。
第２ａ図はＮ個の電流源■１〜１．に亘る電流分布Ｉを
示す。電流強度Ｉは縦軸にプロットされ、電流源の順番
数Ｘは横軸上にプロットされている。
示す。電流強度Ｉは縦軸にプロットされ、電流源の順番
数Ｘは横軸上にプロットされている。
第２ａ図から明らかなように、電流源に亘る電流強度の
変化は直線的（リニア）である。この変化は例えば、電
流源を集積化し且つこれらを基板上に整列させる場合に
生じる。符号■はすべての電流強度に対する平均電流強
度を示す。制御信号発生器１５は入力端１６に与えられ
るデジタル信号りに依存して第１副期間中に出力端１７
．１〜１７．ｄにスイッチング信号を生せしめる。これ
らのスイッチング信号による制御の下でスイッチングユ
ニット８１〜Ｓ、が閉じられる。すなわちこれらスイッ
チングユニットは入力端１０．１および出力端１０．２
間の接続を達成する。このことを第１図ではスイッチン
グユニツ）ＳｔおよびＳ２に対して示しである。この場
１、＋１２＋ −−−＋ｌ、−１”［ｄに等しい強度の
電流が出力端７を経て流れる。このことを第２ｂ図に斜
線を付した領域で示しである。
変化は直線的（リニア）である。この変化は例えば、電
流源を集積化し且つこれらを基板上に整列させる場合に
生じる。符号■はすべての電流強度に対する平均電流強
度を示す。制御信号発生器１５は入力端１６に与えられ
るデジタル信号りに依存して第１副期間中に出力端１７
．１〜１７．ｄにスイッチング信号を生せしめる。これ
らのスイッチング信号による制御の下でスイッチングユ
ニット８１〜Ｓ、が閉じられる。すなわちこれらスイッ
チングユニットは入力端１０．１および出力端１０．２
間の接続を達成する。このことを第１図ではスイッチン
グユニツ）ＳｔおよびＳ２に対して示しである。この場
１、＋１２＋ −−−＋ｌ、−１”［ｄに等しい強度の
電流が出力端７を経て流れる。このことを第２ｂ図に斜
線を付した領域で示しである。
第２副期間では、制御信号発生器１５が同じ（デジタル
信号りに依存して出力端１７． Ｎ＋１−ｄ〜１７．Ｎ
に制御信号を生せしめる。この場合 ＩＮ＋ｌ−ｃ＋ ＋−−＋ ＩＮ ｌ＋ ＩＮに等しい
強度の電流が出力端７を経て流れる。このことを第２ｃ
図に斜線を付した領域で示しである。
信号りに依存して出力端１７． Ｎ＋１−ｄ〜１７．Ｎ
に制御信号を生せしめる。この場合 ＩＮ＋ｌ−ｃ＋ ＋−−＋ ＩＮ ｌ＋ ＩＮに等しい
強度の電流が出力端７を経て流れる。このことを第２ｃ
図に斜線を付した領域で示しである。
平均化回路における２つの電流強度の平均化は、デジタ
ル信号りの各位に対し ｄ ・ ■ に等しい電流強度が出力端子２に生ぜしめられるという
ことを意味する。このようにして電流強度の直線的変化
が補正されること明らかである。
ル信号りの各位に対し ｄ ・ ■ に等しい電流強度が出力端子２に生ぜしめられるという
ことを意味する。このようにして電流強度の直線的変化
が補正されること明らかである。
平均化回路は例えば低域通過フィルタとすることができ
る。
る。
スイッチングユニット８１〜Ｓ９の出力端１０．４に結
合された端子１８はスイッチ・オンされない電流源の電
流を除去するためのものであり、このことは、入力端１
０．１が出力端１０．４に結合された状態に関連のスイ
ッチングユニットがあるということを意味する。
合された端子１８はスイッチ・オンされない電流源の電
流を除去するためのものであり、このことは、入力端１
０．１が出力端１０．４に結合された状態に関連のスイ
ッチングユニットがあるということを意味する。
第３図は第１図の第１実施例に極めて類似している第２
実施例を示す。Ｎ （＝７）個の電流源は７個のｎｐｎ
）ランジスタＴ４．１〜Ｔ６．７により実現され、
これらトランジスタのエミッタはすべて接地結合され、
ベースには電圧ｖｒｅｆ１が与えられる。これらトラン
ジスタのコレクタは電流源回路３′の出力端３．１〜３
．７を構成する。
実施例を示す。Ｎ （＝７）個の電流源は７個のｎｐｎ
）ランジスタＴ４．１〜Ｔ６．７により実現され、
これらトランジスタのエミッタはすべて接地結合され、
ベースには電圧ｖｒｅｆ１が与えられる。これらトラン
ジスタのコレクタは電流源回路３′の出力端３．１〜３
．７を構成する。
制御信号発生器１５′ には変換器３０が設けられ、こ
の変換器はその入力端３１．１．３１．２．３１．３に
供給される（３ビツト）デジタル信号をいわゆるサーモ
メータコードに変換する。このことは、入力端３１に与
えられるデジタル信号りに相当する１０進値ｄに依存し
て出力端３２．１〜３２．７のうちのｄ個の出力端、す
なわち出力端３２．１〜３２．ｄが高しベノベすなわち
論理値゛１″′となるということを意味する。
の変換器はその入力端３１．１．３１．２．３１．３に
供給される（３ビツト）デジタル信号をいわゆるサーモ
メータコードに変換する。このことは、入力端３１に与
えられるデジタル信号りに相当する１０進値ｄに依存し
て出力端３２．１〜３２．７のうちのｄ個の出力端、す
なわち出力端３２．１〜３２．ｄが高しベノベすなわち
論理値゛１″′となるということを意味する。
出力端３２．１〜３２．７の各々は７個のｎｐｎ ｌ
−ランジスクＴ１．ｌ〜Ｔ５．７のうちの関連のｎｐｎ
）ランジスタのベースに結合されている。これらト
ランジスタＴ１．１ のエミッタの各々はｎｐｎ ）
ランジスタＴ２．１〜Ｔ２．７の関連のトランジスタＴ
２．１のエミッタに結合されている。ここに１は１〜７
の値をとる。トランジスタＴ＋、ｌとトランジスタＴ２
０、との結合エミッタは電流源回路３′の出力端３．１
に結合されている。トランジスタＴ２’、ｌ〜Ｔ２．
７のベースにはすべて電圧ｖｒｅｒ２が与えられる。
−ランジスクＴ１．ｌ〜Ｔ５．７のうちの関連のｎｐｎ
）ランジスタのベースに結合されている。これらト
ランジスタＴ１．１ のエミッタの各々はｎｐｎ ）
ランジスタＴ２．１〜Ｔ２．７の関連のトランジスタＴ
２．１のエミッタに結合されている。ここに１は１〜７
の値をとる。トランジスタＴ＋、ｌとトランジスタＴ２
０、との結合エミッタは電流源回路３′の出力端３．１
に結合されている。トランジスタＴ２’、ｌ〜Ｔ２．
７のベースにはすべて電圧ｖｒｅｒ２が与えられる。
２つのトランジスタＴ１．ｉおよびＴ２．ｌは、（結合
エミッタである）入力端と、（トランジスタＴ１．。
エミッタである）入力端と、（トランジスタＴ１．。
のベースである）制御信号入力端と、（トランジスタＴ
１．１およびＴ２．１のコレクタを以てそれぞれ構成さ
れる）第１および第２出力端とを有する第１スイッチン
グユニツ）Ｓ、、ｉを構成する。すべての第１出力端（
トランジスタＴ１１〜Ｔｌ、＋のコレクタ）は共通端子
３３．１に結合され、すべての第２出力端（トランジス
タＴ２． ｌ ”％−Ｌ、７のコレクタ）は共通端子３
３．２に結合されている。これらの２つの端子３３．１
および３３．２は第２スイッチングユニツト３４の第１
および第２入力端をそれぞれ構成し、この第２スイッチ
ングユニツトは更に制御信号入力端３５と、組合せ回路
４′の出力端７に結合された出力端３６を有する。
１．１およびＴ２．１のコレクタを以てそれぞれ構成さ
れる）第１および第２出力端とを有する第１スイッチン
グユニツ）Ｓ、、ｉを構成する。すべての第１出力端（
トランジスタＴ１１〜Ｔｌ、＋のコレクタ）は共通端子
３３．１に結合され、すべての第２出力端（トランジス
タＴ２． ｌ ”％−Ｌ、７のコレクタ）は共通端子３
３．２に結合されている。これらの２つの端子３３．１
および３３．２は第２スイッチングユニツト３４の第１
および第２入力端をそれぞれ構成し、この第２スイッチ
ングユニツトは更に制御信号入力端３５と、組合せ回路
４′の出力端７に結合された出力端３６を有する。
第２スイッチングユニツト３４は４個のｎｐｎ ）ラ
ンジスタＴ３．１〜Ｔ３．４を有している。トランジス
タＴ３．！およびＴ３．２のエミッタは端子３３．１に
結合され、トランジスタＴ３．３およびＴ３．４のエミ
ッタは端子３３．２に結合されている。トランジスタＴ
３．１およびＴ３．、のベースは制御信号入力端３５に
結合され、トランジスタＴ３．２およびＴ３．３のベー
スには電圧Ｖｒ＠ｆ３が与えられる。トランジスタＴ３
．２およびＴ３．４のコレクタは出力端３６に結合され
、トランジスタＴ３．１およびＴ３．３のコレクタは端
子１８に結合されている。
ンジスタＴ３．１〜Ｔ３．４を有している。トランジス
タＴ３．！およびＴ３．２のエミッタは端子３３．１に
結合され、トランジスタＴ３．３およびＴ３．４のエミ
ッタは端子３３．２に結合されている。トランジスタＴ
３．１およびＴ３．、のベースは制御信号入力端３５に
結合され、トランジスタＴ３．２およびＴ３．３のベー
スには電圧Ｖｒ＠ｆ３が与えられる。トランジスタＴ３
．２およびＴ３．４のコレクタは出力端３６に結合され
、トランジスタＴ３．１およびＴ３．３のコレクタは端
子１８に結合されている。
入力端６には３ビットデジタル信号りが与えられる。
３ビツトの各ビットは別々のリード線を経て排他的ＯＲ
（ＢＸＯＲ）ゲー） ３８．１〜３８．３ （７）第１
入力端３７．１〜３７．３の各々に供給される。これら
３つのＥＸＯＲゲート３８の出力端３９．１〜３９．３
は変換器３０の入力端３１．１〜３１．３に結合されて
いる。
（ＢＸＯＲ）ゲー） ３８．１〜３８．３ （７）第１
入力端３７．１〜３７．３の各々に供給される。これら
３つのＥＸＯＲゲート３８の出力端３９．１〜３９．３
は変換器３０の入力端３１．１〜３１．３に結合されて
いる。
制御信号入力端４０は入力端３５と、ＥＸＯＲゲート３
８．１．３８．２および３８．３のそれぞれの第２入力
端４１．１．４１．２および４１．３とに結合されてい
る。
８．１．３８．２および３８．３のそれぞれの第２入力
端４１．１．４１．２および４１．３とに結合されてい
る。
期間Ｔ、中にある第１副期間Ｔｄｌ中は、論理値ＩＩ
ＯＩ＋すなわち′″低”レベル信号である第１制御信号
が入力端４０に存在する。ＥＸＯＲゲート３８はデジタ
ル信号りを変化しない形態で通す。このことは変換器３
０のｄ個の出力端３２．１〜３２．ｄが゛′高′°レベ
ルとなることを意味する。その結果、電流源Ｔ９．．〜
Ｔ９．．が導通したトランジスタ１１．１〜Ｔ１．ｄを
経て出力端３３．１に結合される。トランジスタＴ３．
１およびＴ３．４のベースにおける°′低″レベル制御
信号と、トランジスタＴ３．２およびＴ３．３のベース
における信号Ｖｒｅｆ３との為に、トランジスタＴ３．
２およびＴ３．３はターン・オンし、他のトランジスタ
Ｔ３．１およびＴ３．４はターン・オフする。従って、
第２ｂ図における曲線■の下側の斜線領域に相当する電
流強度の電流が出力端３６を経て流れる。
ＯＩ＋すなわち′″低”レベル信号である第１制御信号
が入力端４０に存在する。ＥＸＯＲゲート３８はデジタ
ル信号りを変化しない形態で通す。このことは変換器３
０のｄ個の出力端３２．１〜３２．ｄが゛′高′°レベ
ルとなることを意味する。その結果、電流源Ｔ９．．〜
Ｔ９．．が導通したトランジスタ１１．１〜Ｔ１．ｄを
経て出力端３３．１に結合される。トランジスタＴ３．
１およびＴ３．４のベースにおける°′低″レベル制御
信号と、トランジスタＴ３．２およびＴ３．３のベース
における信号Ｖｒｅｆ３との為に、トランジスタＴ３．
２およびＴ３．３はターン・オンし、他のトランジスタ
Ｔ３．１およびＴ３．４はターン・オフする。従って、
第２ｂ図における曲線■の下側の斜線領域に相当する電
流強度の電流が出力端３６を経て流れる。
期間Ｔ、内に位置する第２副期間Ｔｄ□中は論理値ｕ
１ ｎすなわち“′高″″レベル信号である第２制御信
号が入力端４０に与えられる。この場合ＥＸＯＲ３８は
デジタル信号りの反転、すなわちＤであるデジタル信号
を通す。このことは、変換器３０の出力端３２．１〜３
２． Ｎ−ｄが“高″レベルであるということを意味す
る。これにより、電流源Ｔ４．１ ”””Ｔ４． Ｎ−
ｄが導通しているトランジスタＴ１．１〜Ｔ１．Ｎ−ｄ
を経て出力端３３．１に結合されるようになる。従って
、第２Ｃ図における曲線Ｉの下側の斜線領域に相当する
電流強度の電流がこの出力端３３．１を経て流れる。
１ ｎすなわち“′高″″レベル信号である第２制御信
号が入力端４０に与えられる。この場合ＥＸＯＲ３８は
デジタル信号りの反転、すなわちＤであるデジタル信号
を通す。このことは、変換器３０の出力端３２．１〜３
２． Ｎ−ｄが“高″レベルであるということを意味す
る。これにより、電流源Ｔ４．１ ”””Ｔ４． Ｎ−
ｄが導通しているトランジスタＴ１．１〜Ｔ１．Ｎ−ｄ
を経て出力端３３．１に結合されるようになる。従って
、第２Ｃ図における曲線Ｉの下側の斜線領域に相当する
電流強度の電流がこの出力端３３．１を経て流れる。
変換器３０の出力端３２． Ｎ＋１−ｄ〜３２．Ｎが゛
′低′”レベルであるという事実の為に、トランジスタ
’ｒ２．Ｎ＋Ｉ−ｄ〜Ｔ２０、はターン・オンされる。
′低′”レベルであるという事実の為に、トランジスタ
’ｒ２．Ｎ＋Ｉ−ｄ〜Ｔ２０、はターン・オンされる。
従って、第２Ｃ図における曲線Ｉの下側の斜線領域に相
当する電流強度の電流が出力端３３．２を経て流れる。
当する電流強度の電流が出力端３３．２を経て流れる。
トランジスタＴ３．１およびＴ３．４のベースには゛高
″レベル信号が供給される為、これら２つのトランジス
タがターン・オンし、トランジスタＴ３．２およびＴ３
．３はターン・オフされる。従って、入力端３３．２が
出力端３６に結合される。従って、第２Ｃ図において曲
線Ｉの下側の斜線領域に相当する電流強度の電流が出力
端３６を経て流れる。
″レベル信号が供給される為、これら２つのトランジス
タがターン・オンし、トランジスタＴ３．２およびＴ３
．３はターン・オフされる。従って、入力端３３．２が
出力端３６に結合される。従って、第２Ｃ図において曲
線Ｉの下側の斜線領域に相当する電流強度の電流が出力
端３６を経て流れる。
平均化回路５における平均化により端子２におけるアナ
ログ出力信号をｄ−１とする。
ログ出力信号をｄ−１とする。
第１および３図の実施例は特に電流強度の直線変化勾配
を補償するのに適している。しかしこれらの実施例は、
中心に対して対称的な変化を有する勾配のような電流強
度の高次勾配を補償するのにはそれほど適していない。
を補償するのに適している。しかしこれらの実施例は、
中心に対して対称的な変化を有する勾配のような電流強
度の高次勾配を補償するのにはそれほど適していない。
第４図の実施例は、直線的でない変化を呈する勾配を補
正するのに適している。第４図の実施例は第１図の実施
例に極めて類似している。制御信号発生器１５′は期間
Ｔ、中大入力端６を経てデジタル信号りを受けるととも
に入力端４０を経て第１制御信号Ｃを受ける。第１制御
信号Ｃは、期間Ｔ２を３個の副期間Ｔｄｊに細分割する
とともに（第５図参照）、制御信号発生器１５′がこれ
ら３個の副期間の各々でｄ個のスイッチング信号をＮ個
の出力端１７のうちのｄ個の出力端に発生させるように
する。
正するのに適している。第４図の実施例は第１図の実施
例に極めて類似している。制御信号発生器１５′は期間
Ｔ、中大入力端６を経てデジタル信号りを受けるととも
に入力端４０を経て第１制御信号Ｃを受ける。第１制御
信号Ｃは、期間Ｔ２を３個の副期間Ｔｄｊに細分割する
とともに（第５図参照）、制御信号発生器１５′がこれ
ら３個の副期間の各々でｄ個のスイッチング信号をＮ個
の出力端１７のうちのｄ個の出力端に発生させるように
する。
各副期間中それぞれＮ個の出力端１７のうちのｄ個の出
力端の種々の組合せにｄ個のスイッチング信号が供給さ
れる。制御信号入力端１０．３に供給されるスイッチン
グ信号による制御の下でスイッチングユニットＳ１のよ
うなスイッチングユニットが図示とは異なる位置にされ
、このことは、副期間の各々で、ｄ個の電流源の種々の
組合せが出力端７に結合されるということを意味する。
力端の種々の組合せにｄ個のスイッチング信号が供給さ
れる。制御信号入力端１０．３に供給されるスイッチン
グ信号による制御の下でスイッチングユニットＳ１のよ
うなスイッチングユニットが図示とは異なる位置にされ
、このことは、副期間の各々で、ｄ個の電流源の種々の
組合せが出力端７に結合されるということを意味する。
制御信号発生器１５′は、３番目の副期間Ｔｄ、中、Ｊ
が奇数の場合インデックスＸが（（ｊ−１） Ｎ十Ｊ）
／Ｊ〜（（ｊ−１）Ｎ＋ｄ −Ｊ ） ／Ｊに等しい
電流源Ｉ８が、或いはＪが偶数の場合インデックスＸが
（、ｉ −Ｎ−ｄ ・Ｊ＋Ｊ） ／Ｊ〜」・Ｎ／Ｊに
等しい電流源Ｉ８が出力端７に結合される。
が奇数の場合インデックスＸが（（ｊ−１） Ｎ十Ｊ）
／Ｊ〜（（ｊ−１）Ｎ＋ｄ −Ｊ ） ／Ｊに等しい
電流源Ｉ８が、或いはＪが偶数の場合インデックスＸが
（、ｉ −Ｎ−ｄ ・Ｊ＋Ｊ） ／Ｊ〜」・Ｎ／Ｊに
等しい電流源Ｉ８が出力端７に結合される。
Ｊ＝２の場合、第１図あるいは第３図の実施例も当ては
まる。
まる。
Ｊ＝４とした実施例を以下に第６図につき詳細に説明す
る。電流源回路３′は１６個の電流源を有するものとす
る。また第６図では、１６個の電流源に亘る電流強度勾
配は一次（直線的）勾配と二次（対称的）勾配とより成
っているもとする。
る。電流源回路３′は１６個の電流源を有するものとす
る。また第６図では、１６個の電流源に亘る電流強度勾
配は一次（直線的）勾配と二次（対称的）勾配とより成
っているもとする。
第１副期間（ｊ＝１＞では電流源Ｉ、〜Ｉ、が出力端７
に結合される。第６図でｄ＝３としている為、上述した
ことは最初の３個の電流源Ｉｌｌ Ｉ２およびＩ３が出
力端７に結合されているということを意味する（第６図
で左下から右上に太い線で描いた斜線領域を参照のこと
）。
に結合される。第６図でｄ＝３としている為、上述した
ことは最初の３個の電流源Ｉｌｌ Ｉ２およびＩ３が出
力端７に結合されているということを意味する（第６図
で左下から右上に太い線で描いた斜線領域を参照のこと
）。
第２副期間Ｕ＝２）では、インデックスが付された電流
源が出力端７に結合される。このことは、電流源Ｉｓ、
ＩＴおよびＩ８が出力端７に結合されるということを
意味する（第６図で左上から右下に太い線で描いた斜線
領域を参照のこと）。
源が出力端７に結合される。このことは、電流源Ｉｓ、
ＩＴおよびＩ８が出力端７に結合されるということを
意味する（第６図で左上から右下に太い線で描いた斜線
領域を参照のこと）。
第３副期間Ｕ＝３）では、インデックスが付された電流
源、すなわち電流源Ｉ、〜ＩＩＩが出力端７に結合され
る（第６図で左下から右上に細い線で描いた斜線領域を
参照のこと）。
源、すなわち電流源Ｉ、〜ＩＩＩが出力端７に結合され
る（第６図で左下から右上に細い線で描いた斜線領域を
参照のこと）。
第４副期間（ｊ＝４）では、インデックスＮ−ｄ＋１〜
Ｎが付された電流源、すなわち電流源１１４＋ １１５
および１１６が出力端７に結合される（第６図で左上か
ら右下に細い線で描いた斜線領域を参照のこと）。
Ｎが付された電流源、すなわち電流源１１４＋ １１５
および１１６が出力端７に結合される（第６図で左上か
ら右下に細い線で描いた斜線領域を参照のこと）。
出力端７に接続された平均化回路（図示せず）における
平均化後、Ｄ−Ａ変換器の出力端にｄ・Ｉの電流強度の
電流が生ぜしめられる。ここに■は１６個の電流強度の
平均値である。
平均化後、Ｄ−Ａ変換器の出力端にｄ・Ｉの電流強度の
電流が生ぜしめられる。ここに■は１６個の電流強度の
平均値である。
（４つの）副期間の順番は変えることができること明ら
かである。
かである。
ｄをＮ／２よりも大きくする必要がある場合には、ｊを
奇数とした場合の上限値（（ｊ １）Ｎ＋ｄ−Ｊ ）
／ＪがインデックスをＮよりも大きくしうるようにする
。同様にｊが偶数の場合の下限値（」・Ｎ−ｄ −Ｊ
＋Ｊ） ／Ｊがインデックスを零よりも小さく或いは零
に等しくする。
奇数とした場合の上限値（（ｊ １）Ｎ＋ｄ−Ｊ ）
／ＪがインデックスをＮよりも大きくしうるようにする
。同様にｊが偶数の場合の下限値（」・Ｎ−ｄ −Ｊ
＋Ｊ） ／Ｊがインデックスを零よりも小さく或いは零
に等しくする。
この場合、制御信号発生器１５′は、インデックスＮ＋
１． Ｎ＋２． Ｎ＋３等に対してインデックス１，２
゜３等が取られるように、すなわちインデックスからＮ
が減算されるように、またインデックス０゜１．２等に
対しインデックス１６． １５． １４等が取られるよ
うに適合させる。すなわち、 Ｘ’ ＝Ｘ １ｎｏｄ Ｎ とする。
１． Ｎ＋２． Ｎ＋３等に対してインデックス１，２
゜３等が取られるように、すなわちインデックスからＮ
が減算されるように、またインデックス０゜１．２等に
対しインデックス１６． １５． １４等が取られるよ
うに適合させる。すなわち、 Ｘ’ ＝Ｘ １ｎｏｄ Ｎ とする。
本発明は上述した実施例のみに限定されず、幾多の変更
を加えうろこと勿論である。
を加えうろこと勿論である。
第１図は、本発明デジタル−アナログ変換器の第１実施
例を示す回路図、 第２ａ図は、Ｎ個の電流源の電流強度を示す線図、第２
ｂ図は、第１副期間中組合せ回路の出力端に結合される
電流源を説明するための線図、第２Ｃ図は、第２副期間
中組合せ回路の出力端に結合される電流源を説明するた
めの線図、第３図は、本発明デジタル−アナログ変換器
の第２実施例を示す回路図、 第４図は、本発明デジタル−アナログ変換器の第３実施
例を示す回路図、 第５図は、期間を３個の副期間に細分した状態を示す線
図、 第６図は、電流強度に高次の勾配が存在するＮ個の電流
源および１つの期間中の４個の副期間中に組合せ回路の
出力端に結合される電流源の電流強度を示す線図である
。 １・・・入力端子 ２・・・出力端子３、３’
、 ３“・・・電流源回路 ４．４′ ・・・組合せ回路 ５・・・平均化回路 １５、１５’ 、 １５’・・・制御信号発生器３０・
・・変換器 ３８・・・排他的ＯＲゲート 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン Ｉ６１ ＦｌＧ、３ １− □２
例を示す回路図、 第２ａ図は、Ｎ個の電流源の電流強度を示す線図、第２
ｂ図は、第１副期間中組合せ回路の出力端に結合される
電流源を説明するための線図、第２Ｃ図は、第２副期間
中組合せ回路の出力端に結合される電流源を説明するた
めの線図、第３図は、本発明デジタル−アナログ変換器
の第２実施例を示す回路図、 第４図は、本発明デジタル−アナログ変換器の第３実施
例を示す回路図、 第５図は、期間を３個の副期間に細分した状態を示す線
図、 第６図は、電流強度に高次の勾配が存在するＮ個の電流
源および１つの期間中の４個の副期間中に組合せ回路の
出力端に結合される電流源の電流強度を示す線図である
。 １・・・入力端子 ２・・・出力端子３、３’
、 ３“・・・電流源回路 ４．４′ ・・・組合せ回路 ５・・・平均化回路 １５、１５’ 、 １５’・・・制御信号発生器３０・
・・変換器 ３８・・・排他的ＯＲゲート 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン Ｉ６１ ＦｌＧ、３ １− □２
Claims (1)
- 【特許請求の範囲】 １、デジタル入力信号をアナログ出力信号に変換するデ
ジタル−アナログ変換器であって、−デジタル入力信号
を受ける入力端子と、 −アナログ出力信号を生じる出力端子と、 −適切に規定された比でＮ個の出力端にＮ 個の電流を発生させるようにしたＮ個の電流源を有する
電流源回路と、 −この電流源回路のＮ個の出力端に結合さ れたＮ個の入力端と、デジタル入力信号を受ける前記の
入力端子に結合された他の入力端と、前記の出力端子に
結合された出力端とを有し、前記の電流源回路の出力端
に得られる電流からデジタル入力信号の関数としてアナ
ログ信号を構成する組合せ回路と を具える当該デジタル−アナログ変換器において、 前記の電流源回路は互いにほぼ等しい電流 強度のＮ個の電流を発生するように構成されており、あ
る期間中前記の入力端子に与えられるデジタル入力信号
Ｄを変換するためにこの期間が少なくとも２つの副期間
に細分割されるようになっており、前記の組合せ回路は
、ｄをデジタル入力信号Ｄの１０進値を表わすものとし
て前記の期間内にある各副期間中それぞれＮ個の電流源
のうちのｄ個の電流源の種々の組合せ電流が合成される
ように各副期間中ｄ個の電流源の電流を合成するように
構成されていることを特徴とするデジタル−アナログ変
換器。 ２、請求項１に記載のデジタル−アナログ変換器におい
て、前記の電流源にインデックスｘ（ｘは１≦ｘ≦Ｎを
満足する整数）を付して表わした場合、前記の組合せ回
路は、前記の期間内にあるＪ個の副期間のうちのｊ番目 （ｊは１〜Ｊの範囲にある）の副期間中、ｊが奇数の場
合インデックス｛（ｊ−１）・Ｎ＋Ｊ｝／Ｊ〜｛（ｊ−
１）・Ｎ＋ｄ・Ｊ｝／Ｊが付された電流源の電流を合成
し、ｊが偶数の場合インデックス（ｊ−Ｎ−ｄ・Ｊ＋Ｊ
）／Ｊ〜ｊ・Ｎ／Ｊが付された電流源の電流を合成する
ように構成され、前記の式の１つに応じて計算したイン
デックスｘがＮよりも大きいか或いは１よりも小さい場
合に、 ｘ′＝ｘｍｏｄＮ を満足するインデックスｘ′をインデックスｘの代りに
取入れるようになっていることを特徴とするデジタル−
アナログ変換器。 ３、請求項１に記載のデジタル−アナログ変換器におい
て、前記の電流源は基板上に整列され、インデックス１
が両外側の電流源のうちの一方の電流源に付され、これ
に続くインデックスが順次隣接する電流源に付され、最
大のインデックスが前記の両外側の電流源のうちの他方
の電流源に付されたものとすると、前記の組合せ回路は
、第１副期間中インデックス１〜ｄが付された電流源の
電流を合成し、第２副期間中インデックスＮ＋１−ｄ〜
Ｎが付された電流源の電流を合成するように構成されて
いることを特徴とするデジタル−アナログ変換器。 ４、請求項３に記載のデジタル−アナログ変換器におい
て、Ｎが偶数であり、また前記の組合せ回路は第３副期
間中インデックス Ｎ／２＋１〜Ｎ／２＋ｄが付された電流源の電流を合成
し、第４副期間中インデックス Ｎ／２＋１−ｄ〜Ｎ／２が付された電流源の電流を合成
するように構成されていることを特徴とするデジタル−
アナログ変換器。 ５、請求項１〜４のいずれか一項に記載のデジタル−ア
ナログ変換器において、前記の組合せ回路はＮ個のスイ
ッチングユニットと、１つの制御信号発生器とを具え、
各スイッチングユニットは入力端、制御信号入力端およ
び出力端を有し、前記の制御信号発生器は入力端および
Ｎ個の出力端を有し、前記の組合せ回路のＮ個の入力端
の各々はＮ個のスイッチングユニットのうちの関連の１
つのスイッチングユニットの入力端に結合され、これら
Ｎ個のスイッチングユニットのすべての出力端は組合せ
回路の出力端に結合され、組合せ回路の前記の他の入力
端はデジタル入力信号を受ける制御信号発生器の入力端
に結合され、制御信号発生器のＮ個の出力端の各々はＮ
個のスイッチングユニットのうちの関連の１つのスイッ
チングユニットの制御信号入力端に結合され、制御信号
発生器は入力端に存在するデジタル信号Ｄに依存してｄ
個のスイッチング信号を発生しかつこれらｄ個のスイッ
チング信号を前記の期間内にある各副期間中それぞれこ
の制御信号発生器のｄ個の出力端の異なる組合せに供給
するようになっており、各スイッチングユニットは関連
の制御信号入力端に供給されるスイッチング信号による
制御の下で当該スイッチングユニットの入力端を当該ス
イッチングユニットの出力端に結合するようになってい
ることを特徴とするデジタル−アナログ変換器。 ６、請求項３に記載のデジタル−アナログ変換器におい
て、前記の組合せ回路がＮ個の第１スイッチングユニッ
トと、１個の第２スイッチングユニットと、制御信号発
生器とを具え、Ｎ個の第１スイッチングユニットの各々
は入力端と、制御信号入力端と、第１および第２出力端
とを有し、前記の第２スイッチングユニットは第１およ
び第２入力端と、制御信号入力端と、出力端とを有し、
前記の制御信号発生器は１個の入力端とＮ個の出力端と
を有し、組合せ回路のＮ個の入力端の各々はＮ個の第１
スイッチングユニットのうちの関連の１個の第１スイッ
チングユニットの入力端に結合され、Ｎ個すべての第１
スイッチングユニットの第１出力端は前記の第２スイッ
チングユニットの第１入力端に結合され、Ｎ個すべての
第１スイッチングユニットの第２出力端は第２スイッチ
ングユニットの第２入力端に結合され、第２スイッチン
グユニットの出力端は組合せ回路の出力端に結合され、
組合せ回路の前記の他の入力端は制御信号入力端を有す
る変換器ユニットを経て制御信号発生器の入力端に結合
され、制御信号発生器のＮ個の出力端の各々はＮ個の第
１スイッチングユニットのうちの関連の１つの第１スイ
ッチングユニットの制御信号入力端に結合され、前記の
変換器ユニットは、第１副期間中当該変換器ユニットの
制御信号入力端に存在する第１制御信号による制御の下
でデジタル信号Ｄを制御信号発生器の入力端に通し、第
２副期間中当該変換器ユニットの制御信号入力端に存在
する第２制御信号による制御の下で反転デジタル信号＠
Ｄ＠を制御信号発生器の入力端に通すように構成されて
おり、前記の制御信号発生器は、第１副期間中その入力
端に存在するデジタル信号Ｄに依存してｄ個の第１スイ
ッチング信号とＮ−ｄ個の第２スイッチング信号とを発
生し、これら第１スイッチング信号を最初のｄ個の出力
端に生ぜしめるとともに前記の第２スイッチング信号を
残りのＮ−ｄ個の出力端に生ぜしめるように構成されて
おり、この制御信号発生器は更に、第２副期間中その入
力端に存在するデジタル信号＠Ｄ＠に依存してＮ−ｄ個
の第１スイッチング信号とｄ個の第２スイッチング信号
とを発生しこれら第１スイッチング信号を最初のＮ−ｄ
個の出力端に生ぜしめるとともに前記の第２スイッチン
グ信号を残りの出力端に生ぜしめるように構成されてお
り、第１スイッチングユニットの各々は、第１スイッチ
ング信号による制御の下でその入力端をその第１出力端
に結合するとともに第２スイッチング信号による制御の
下でその入力端をその第２出力端に結合するようになっ
ており、前記の第２スイッチングユニットは第１制御信
号による制御の下でその第１入力端をその出力端に結合
するとともに第２制御信号による制御の下でその第２入
力端をその出力端に結合するようになっており、前記の
第１および第２制御信号はそれぞれ第１および第２副期
間中に第２スイッチングユニットの制御信号入力端に存
在するようになっていることを特徴とするデジタル−ア
ナログ変換器。 ７、請求項１〜６のいずれか一項に記載のデジタル−ア
ナログ変換器において、前記の組合せ回路の出力端と前
記の出力端子との間に平均化回路が配置され、この平均
化回路はある各期間に亘り組合せ回路の出力信号を平均
化するようになっていることを特徴とするデジタル−ア
ナログ変換器。
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|---|---|
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