JPH0369213A - 信号源回路 - Google Patents
信号源回路Info
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- JPH0369213A JPH0369213A JP2179725A JP17972590A JPH0369213A JP H0369213 A JPH0369213 A JP H0369213A JP 2179725 A JP2179725 A JP 2179725A JP 17972590 A JP17972590 A JP 17972590A JP H0369213 A JPH0369213 A JP H0369213A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0648—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by arranging the quantisation value generators in a non-sequential pattern layout, e.g. symmetrical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1004—Calibration or testing without interrupting normal operation, e.g. by providing an additional component for temporarily replacing components to be tested or calibrated
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ほぼ同一の単位信号を発生する信号源の群と
、特定の周期で循環する校正パターンに応じて信号源を
校正し、前記の単位信号が前記の周期で循環する同様な
形状のスプリアス信号を有するようにすることにより前
記の信号源からの単位信号における相対偏差を減少させ
る補正手段と、得られる単位信号のうちのある個数の単
位信号を合成して出力信号を形成する合成手段とを具え
る信号源回路に関するものである。
、特定の周期で循環する校正パターンに応じて信号源を
校正し、前記の単位信号が前記の周期で循環する同様な
形状のスプリアス信号を有するようにすることにより前
記の信号源からの単位信号における相対偏差を減少させ
る補正手段と、得られる単位信号のうちのある個数の単
位信号を合成して出力信号を形成する合成手段とを具え
る信号源回路に関するものである。
本発明はまた、このような信号源回路を有するデジタル
−アナログ変換器にも関するものである。
−アナログ変換器にも関するものである。
本明細書で“信号源”とは電圧源及び電流源の双方を意
味するものとして理解すべきであり、従って対応する信
号は電圧或いは電流とみなす必要がある。
味するものとして理解すべきであり、従って対応する信
号は電圧或いは電流とみなす必要がある。
（従来の技術）
上述した種類の信号源回路は、１９８９年２月に発行さ
れた技術論文集“１９８９ ＩＥＥＥ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ （ＩＳＳＣＣ’８９） ″
の第２２〜２３頁に記載された論文“Ａ ５ｅｌｆ Ｃ
ａ１ｉｂｒａ−ｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ
Ｍｏｎｏｌｉｔｈｉｃ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉ
ｏｎＤ／Ａ Ｃｏｎｖｅｒｔｅｒｓ″から既知である。
れた技術論文集“１９８９ ＩＥＥＥ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ （ＩＳＳＣＣ’８９） ″
の第２２〜２３頁に記載された論文“Ａ ５ｅｌｆ Ｃ
ａ１ｉｂｒａ−ｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ
Ｍｏｎｏｌｉｔｈｉｃ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉ
ｏｎＤ／Ａ Ｃｏｎｖｅｒｔｅｒｓ″から既知である。
この既知の信号源回路はほぼ同じ電流源の群を有してい
る。これら電流源の各々はＭＯＳ トランジスタのソー
スドレイン電流により形成される単位電流を生じる。
る。これら電流源の各々はＭＯＳ トランジスタのソー
スドレイン電流により形成される単位電流を生じる。
ソース−ドレイン電流の大きさはＭＯＳトランジスタの
ゲート及びソース間の制御電圧により決定される。合成
手段は、単位電流の倍数で１つ以上の出力電流を形成す
るために単位電流を合成しうる。
ゲート及びソース間の制御電圧により決定される。合成
手段は、単位電流の倍数で１つ以上の出力電流を形成す
るために単位電流を合成しうる。
この場合は例えばデジタル−アナログ変換器の場合であ
り、このデジタル−アナログ変換器では出力電流が二進
昇順列に応じて単位電流から取出される。
り、このデジタル−アナログ変換器では出力電流が二進
昇順列に応じて単位電流から取出される。
トランジスタパラメータの広がりの為に、ＭＯＳトラン
ジスタによって供給される単位電流は必ずしも完全に互
いに等しくならない。これにより上述した電流源を有す
るデジタル−アナログ変換器の精度が制限される二既知
の電流源回路では、電流源を補正手段により連続的に再
校正することにより電流源の品質を改善している。この
場合、ＭＯＳトランジスタのゲート及びソース間に配置
されたキャパシタの両端間の制御電圧を制御回路により
、ソース−ドレイン電流が基準電流に等しくなるように
制御している。すべての電流源が校正されると、このサ
イクルが繰返される。この校正方法により、互いに極め
て高精度で等しくなる電流源の群を得ることができる。
ジスタによって供給される単位電流は必ずしも完全に互
いに等しくならない。これにより上述した電流源を有す
るデジタル−アナログ変換器の精度が制限される二既知
の電流源回路では、電流源を補正手段により連続的に再
校正することにより電流源の品質を改善している。この
場合、ＭＯＳトランジスタのゲート及びソース間に配置
されたキャパシタの両端間の制御電圧を制御回路により
、ソース−ドレイン電流が基準電流に等しくなるように
制御している。すべての電流源が校正されると、このサ
イクルが繰返される。この校正方法により、互いに極め
て高精度で等しくなる電流源の群を得ることができる。
（発明が解決しようとする課題）
しかし、上述した方法によると、ＭＯＳトランジスタの
ゲート及びソース電極間のキャパシタの電荷漏洩の結果
として、ＭＯＳ トランジスタのゲート及びソース間の
制御電圧が２つの順次の校正サイクル間で一定に保たれ
ない。これにより制御電圧にリプルを生ぜしめ、従って
単位電流にもリプル成分を含むおそれがある。更に、校
正の結果として他のスプリアス信号が生じるおそれがあ
る。例えば、制御回路により電流源の各々を交互にター
ン・オン及びターン・オフさせるのを、ＭＯＳ トラン
ジスタのゲートを過度的にスイッチング・オンすること
により達成することにより、ドレインソース電流にスプ
リアス信号を生ぜしめる。従って、校正を行なうことに
より、単位電流のすべてが１校正サイクルの持続時間に
対応する周期を有するほぼ同様なスプリアス信号を呈す
るようになる。
ゲート及びソース電極間のキャパシタの電荷漏洩の結果
として、ＭＯＳ トランジスタのゲート及びソース間の
制御電圧が２つの順次の校正サイクル間で一定に保たれ
ない。これにより制御電圧にリプルを生ぜしめ、従って
単位電流にもリプル成分を含むおそれがある。更に、校
正の結果として他のスプリアス信号が生じるおそれがあ
る。例えば、制御回路により電流源の各々を交互にター
ン・オン及びターン・オフさせるのを、ＭＯＳ トラン
ジスタのゲートを過度的にスイッチング・オンすること
により達成することにより、ドレインソース電流にスプ
リアス信号を生ぜしめる。従って、校正を行なうことに
より、単位電流のすべてが１校正サイクルの持続時間に
対応する周期を有するほぼ同様なスプリアス信号を呈す
るようになる。
大きな出力電流を形成するために単位電流を合成すると
、スプリアス信号が互いに重畳される。
、スプリアス信号が互いに重畳される。
スプリアス信号の重畳により出力電流の精度を制限し、
これによりデジタル−アナログ変換器の場合に精度及び
ダイナミックレンジを減少させる。
これによりデジタル−アナログ変換器の場合に精度及び
ダイナミックレンジを減少させる。
本発明の目的は、スプリアス信号による影響を最小にす
る手段を具える信号源回路を提供せんとするにある。
る手段を具える信号源回路を提供せんとするにある。
（課題を解決するための手段）
本発明は、ほぼ同一の単位信号を発生する信号源の群と
、特定の周期で循環する校正パターンに応じて信号源を
校正し、前記の単位信号が前記の周期で循環する同様な
形状のスプリアス信号を有するようにすることにより前
記の信号源からの単位信号における相対偏差を減少させ
る補正手段と、得られる単位信号のうちのある個数の単
位信号を合成して出力信号を形成する合成手段とを具え
る信号源回路において、前記の補正手段及び合成手段の
うちの少なくとも一方が出力信号に対する単位信号を選
択するようになっており、この選択は、選択された単位
信号のうちの１つの単位信号のスプリアス信号に対し、
この１つの単位信号を除く前記の選択された単位信号の
スプリアス信号が呈する時間的シフト量の平均値が前記
の周期の半分にできるだけ近づき且つこれら時間的シフ
ト量の絶対値が互いに最大量相違するように行われるよ
うになっていることを特徴とする。
、特定の周期で循環する校正パターンに応じて信号源を
校正し、前記の単位信号が前記の周期で循環する同様な
形状のスプリアス信号を有するようにすることにより前
記の信号源からの単位信号における相対偏差を減少させ
る補正手段と、得られる単位信号のうちのある個数の単
位信号を合成して出力信号を形成する合成手段とを具え
る信号源回路において、前記の補正手段及び合成手段の
うちの少なくとも一方が出力信号に対する単位信号を選
択するようになっており、この選択は、選択された単位
信号のうちの１つの単位信号のスプリアス信号に対し、
この１つの単位信号を除く前記の選択された単位信号の
スプリアス信号が呈する時間的シフト量の平均値が前記
の周期の半分にできるだけ近づき且つこれら時間的シフ
ト量の絶対値が互いに最大量相違するように行われるよ
うになっていることを特徴とする。
校正順序及び校正された信号源の合成列の双方又はいず
れか一方の為に、出力信号に得られるスプリアス信号は
最小振幅を有するか或いは校正周波数の倍数である繰返
しレートを有するか或いはこれらの双方を有するように
なる。これが為、スプリアス信号の抑圧の改善と出力信
号をより一層正確にするのとを同じ手段により達成しう
る。従って、フィルタを用いて出力信号中のスプリアス
信号を阻止する場合、これらフィルタを簡単化すること
ができ、或いはこれらフィルタを省略することもできる
。
れか一方の為に、出力信号に得られるスプリアス信号は
最小振幅を有するか或いは校正周波数の倍数である繰返
しレートを有するか或いはこれらの双方を有するように
なる。これが為、スプリアス信号の抑圧の改善と出力信
号をより一層正確にするのとを同じ手段により達成しう
る。従って、フィルタを用いて出力信号中のスプリアス
信号を阻止する場合、これらフィルタを簡単化すること
ができ、或いはこれらフィルタを省略することもできる
。
以下図面につき説明するに、第１図は校正される電流源
を有する電流源回路の基本線図を示す。
を有する電流源回路の基本線図を示す。
この電流源回路は出力端１−ＮにＮ個のほぼ同一の単位
電流を生じるように構成されており、これらの出力端に
は負荷（図面を簡単とするために図示せず）を接続しう
る。この電流源回路はトランジスタＴｌ−ＴＮ＋１をそ
れぞれ有するＮ＋１個の電流源２．１〜２．Ｎ＋１を具
えている。これら電流源は更に駆動電圧、従ってトラン
ジスタＴ、 １−Ｔ、 Ｎ＋１中の電流を制御する制御
入力端３．１〜３．Ｎ＋１を有している。電流源回路に
は更に、制御入力端３．１〜３．Ｎ＋１の１つに制御信
号を供給する基準電流源６を有する補正回路５と、サイ
クルパターンに応じて電流源２．１〜２．Ｎ＋１のうち
の１つの電流源を補正回路５に結合するとともに他の電
流源を出力端１・・・Ｎに結合するスイッチング回路網
７とを具える補正手段４が設けられている。
電流を生じるように構成されており、これらの出力端に
は負荷（図面を簡単とするために図示せず）を接続しう
る。この電流源回路はトランジスタＴｌ−ＴＮ＋１をそ
れぞれ有するＮ＋１個の電流源２．１〜２．Ｎ＋１を具
えている。これら電流源は更に駆動電圧、従ってトラン
ジスタＴ、 １−Ｔ、 Ｎ＋１中の電流を制御する制御
入力端３．１〜３．Ｎ＋１を有している。電流源回路に
は更に、制御入力端３．１〜３．Ｎ＋１の１つに制御信
号を供給する基準電流源６を有する補正回路５と、サイ
クルパターンに応じて電流源２．１〜２．Ｎ＋１のうち
の１つの電流源を補正回路５に結合するとともに他の電
流源を出力端１・・・Ｎに結合するスイッチング回路網
７とを具える補正手段４が設けられている。
この電流源回路では、ｌサイクル中のある１期間にＮ個
の電流源が出力電流を出力端１−Ｎに供給し、他の１つ
の電流源が補正回路５に結合される。この補正回路では
、関連の電流源からの電流が基準電流源６からの基準電
流と比較され、補正回路５によりこの関連の電流源の制
御入力端３に供給される制御信号がこの関連の電流源中
のトランジスタの駆動電圧を制御し、この関連の電流源
からの電流が基準電流に等しくなるようにする。
の電流源が出力電流を出力端１−Ｎに供給し、他の１つ
の電流源が補正回路５に結合される。この補正回路では
、関連の電流源からの電流が基準電流源６からの基準電
流と比較され、補正回路５によりこの関連の電流源の制
御入力端３に供給される制御信号がこの関連の電流源中
のトランジスタの駆動電圧を制御し、この関連の電流源
からの電流が基準電流に等しくなるようにする。
前記の１サイクル中の次の期間中ではスイッチング回路
網７により、補正された電流源２が補正されていない電
流源２と切換えられる。このようにして、すべての電流
源２．１〜２．Ｎ＋１からの電流が順次に且つ連続的に
補正される。その結果、出力端１〜Ｎにおける電流が基
準電流に正確に等しくされる。補正される電流源（信号
源）は実際の電流源回路から分離される為、補正回路５
は電流源口の動作に妨害を及ぼさない。出力端１−Ｈに
おける単位電流は連続的に得られるようになっている。
網７により、補正された電流源２が補正されていない電
流源２と切換えられる。このようにして、すべての電流
源２．１〜２．Ｎ＋１からの電流が順次に且つ連続的に
補正される。その結果、出力端１〜Ｎにおける電流が基
準電流に正確に等しくされる。補正される電流源（信号
源）は実際の電流源回路から分離される為、補正回路５
は電流源口の動作に妨害を及ぼさない。出力端１−Ｈに
おける単位電流は連続的に得られるようになっている。
第２図は、校正される電流源回路の一具体例を詳細に示
す。この電流源回路は、トランジスタＴ１〜Ｔ４とこれ
らトランジスタのゲート及びソース電極間に配置された
キャパシタＣ１−Ｃ４とより成る４つの電流源を有して
いる。スイッチＳ１．１〜Ｓ４． ｌ＋Ｓ１．２〜Ｓ４
．２及びＳｌ、 ３〜Ｓ３．３により４つのトランジス
タＴ１〜Ｔ４のうち毎回３つのトランジスタを出力端１
． ２及び３に結合し、他の１つのトランジスタを補正
回路５の入力端１０及び１１に結合しうる。
す。この電流源回路は、トランジスタＴ１〜Ｔ４とこれ
らトランジスタのゲート及びソース電極間に配置された
キャパシタＣ１−Ｃ４とより成る４つの電流源を有して
いる。スイッチＳ１．１〜Ｓ４． ｌ＋Ｓ１．２〜Ｓ４
．２及びＳｌ、 ３〜Ｓ３．３により４つのトランジス
タＴ１〜Ｔ４のうち毎回３つのトランジスタを出力端１
． ２及び３に結合し、他の１つのトランジスタを補正
回路５の入力端１０及び１１に結合しうる。
これらスイッチはこの例ではクロック１５による制御の
下でシフトレジスタ１４によりサイクルパターンで制御
される。
下でシフトレジスタ１４によりサイクルパターンで制御
される。
第２図は、トランジスタＴｌ、 Ｉ３及びＩ４のドレイ
ン−ソース電流Ｉｔ、 Ｉｓ及びＩ４が出力端１． ３
及び２に供給され、トランジスタＴ２のドレイン−ソー
ス電流Ｉ２が補正回路５の入力端Ｈに供給される状態を
示している。スイッチｓ、、 ｌ＋ Ｓ３□及びＳ４．
１が解放し、スイッチＳ２□が閉じている為、トランジ
スタＴ２のゲート電極が入力端ＩＯに結合される。この
例では、補正回路が、相互接続された入力端ＩＯ及びｉ
ｔに電流Ｌｓｌを供給する基準電流源６を有している。
ン−ソース電流Ｉｔ、 Ｉｓ及びＩ４が出力端１． ３
及び２に供給され、トランジスタＴ２のドレイン−ソー
ス電流Ｉ２が補正回路５の入力端Ｈに供給される状態を
示している。スイッチｓ、、 ｌ＋ Ｓ３□及びＳ４．
１が解放し、スイッチＳ２□が閉じている為、トランジ
スタＴ２のゲート電極が入力端ＩＯに結合される。この
例では、補正回路が、相互接続された入力端ＩＯ及びｉ
ｔに電流Ｌｓｌを供給する基準電流源６を有している。
入力端ＩＯ及び１１間がこのように直接接続されている
為、トランジスタ下２のドレインはそのゲートに接続さ
れる。従って、基準電流源６がキャパシタＣ２における
電圧を、電流Ｉ２が基準電流Ｉ、６．に正確に等しくな
るように制御する。次のクロック期間では、スイッチ３
２．２及び３２．３によりトランジスタ下２が出力端２
に接続され、スイッチＳ２，１が解放される。従って、
キャパシタＣ２における電圧が得られるようになり、ト
ランジスタ下２における電流Ｉ、が基準電流Ｌｓｌに正
確に等しく保たれる。
為、トランジスタ下２のドレインはそのゲートに接続さ
れる。従って、基準電流源６がキャパシタＣ２における
電圧を、電流Ｉ２が基準電流Ｉ、６．に正確に等しくな
るように制御する。次のクロック期間では、スイッチ３
２．２及び３２．３によりトランジスタ下２が出力端２
に接続され、スイッチＳ２，１が解放される。従って、
キャパシタＣ２における電圧が得られるようになり、ト
ランジスタ下２における電流Ｉ、が基準電流Ｌｓｌに正
確に等しく保たれる。
これと同じクロック期間中細の３つのトランジスタの１
つ、例えばトランジスタＴ３が補正回路の入力端ＩＯ及
び１１に接続され、キャパシタＣ３における制御電圧が
、電流Ｉ３を電流１ｒｍｆに正確に等しくするように適
合される。このようにして、トランジスタＴ１〜Ｔ４か
らの電流１１〜■４が順次に且つ連続的に電流■、。ｆ
に等しくされる。従って、互いに正確に等しくなった電
流が出力端１，２及び３に現われる。
つ、例えばトランジスタＴ３が補正回路の入力端ＩＯ及
び１１に接続され、キャパシタＣ３における制御電圧が
、電流Ｉ３を電流１ｒｍｆに正確に等しくするように適
合される。このようにして、トランジスタＴ１〜Ｔ４か
らの電流１１〜■４が順次に且つ連続的に電流■、。ｆ
に等しくされる。従って、互いに正確に等しくなった電
流が出力端１，２及び３に現われる。
第３ａ図は第２図に示す電流源回路中の校正される電流
源の１つの適切な例を示しており、同様な部分に同じ符
号を付しである。スイッチＳ２． ＋はトランジスタＴ
５として構成され、そのゲート１２はシフトレジスタ１
４からのスイッチング信号Ｕｍｗにより適切に制御され
る。漏洩電流ＩＬを表わす電流源１３をキャパシタＣと
並列に示しである。漏洩電流ＩＬは特にトランジスタ下
２のソース−基板逆ダイオードによって生ぜしめられる
。漏洩電流が存在することによりトランジスタ下２のゲ
ート−ソース電圧■。を２つの校正サイクル間で減少せ
しめる。
源の１つの適切な例を示しており、同様な部分に同じ符
号を付しである。スイッチＳ２． ＋はトランジスタＴ
５として構成され、そのゲート１２はシフトレジスタ１
４からのスイッチング信号Ｕｍｗにより適切に制御され
る。漏洩電流ＩＬを表わす電流源１３をキャパシタＣと
並列に示しである。漏洩電流ＩＬは特にトランジスタ下
２のソース−基板逆ダイオードによって生ぜしめられる
。漏洩電流が存在することによりトランジスタ下２のゲ
ート−ソース電圧■。を２つの校正サイクル間で減少せ
しめる。
この減少を第３ｂ図に示してあり、Ｔｃが校正サイクル
の周期である。この減少によりトランジスタ下２のゲー
ト−ソース電圧Ｖｇｍに数ミリボルト程度のりプル電圧
成分を生ぜしめ、このリプル電圧成分はトランジスタ下
２のドレイン−ソース電流１ｄｓにおける同様なりプル
にほぼ直線的に変換される。
の周期である。この減少によりトランジスタ下２のゲー
ト−ソース電圧Ｖｇｍに数ミリボルト程度のりプル電圧
成分を生ぜしめ、このリプル電圧成分はトランジスタ下
２のドレイン−ソース電流１ｄｓにおける同様なりプル
にほぼ直線的に変換される。
校正すべき電流源Ｔ２を補正手段に接続したり補正手段
から分離したりするスイッチング信号Ｕｓｗは例えば容
量性クロストークの結果としてトランジスタ下２のゲー
ト−ソース電圧Ｖ□に、従ってドレイン−ソース電流Ｉ
ｔｍにも影響を及ぼすおそれがある。異なる群に属しつ
る可能な信号波形を一例として第３ｃ図を示す。第３ｂ
及び３０図は、校正された個々の電流源からの単位型ｔ
ＥＩ。が、校正処理自体によって生ぜしめられた、校正
サイクルの周期Ｔ、に等しい周期のスプリアス信号を有
しているということを示している。スプリアス信号の信
号波形は第３ｂ及び３０図に示す波形の混成とすること
ができるも、実際にはスプリアス信号をこれとは異なる
波形にすることもできる。
から分離したりするスイッチング信号Ｕｓｗは例えば容
量性クロストークの結果としてトランジスタ下２のゲー
ト−ソース電圧Ｖ□に、従ってドレイン−ソース電流Ｉ
ｔｍにも影響を及ぼすおそれがある。異なる群に属しつ
る可能な信号波形を一例として第３ｃ図を示す。第３ｂ
及び３０図は、校正された個々の電流源からの単位型ｔ
ＥＩ。が、校正処理自体によって生ぜしめられた、校正
サイクルの周期Ｔ、に等しい周期のスプリアス信号を有
しているということを示している。スプリアス信号の信
号波形は第３ｂ及び３０図に示す波形の混成とすること
ができるも、実際にはスプリアス信号をこれとは異なる
波形にすることもできる。
第１図に示す電流源回路における電流源２．１〜２、Ｎ
＋１のうち校正されたＮ個の電流源を種々の目的に用い
ることができる。一般にはＮ個の個々の電流源からの単
位電流を用いてこれらを合威し、大きな出力電流を得る
。デジタル−アナログ変換器′では、この合成は出力電
流が二進昇順列を形成するように行なわれる。この場合
、単位電流をＩとすると、第１出力電流がＩであり、第
２出力電流が２■であり、第３出力電流が４■であり、
第４出力電流が８■であり、以下同様である。第４ａ図
は、３ビットデジタル−アナログ変換器に用いる校正電
流源回路を示し、この第４ａ図では、簡単のために、上
述した回路素子すべてを８つの電流源２１〜２８により
記号化して示しており、これら電流源はすべて強度Ｉを
有し順序２１．２２．・・・、２８で８つの等しい単位
電流Ｉｔ ”Ｉｇを生じるように校正される。線図的に
示すように単位電流１１＋ １２＋Ｉ３及びＩ４が合成
手段２０で合成されて出力電流１＋２３４を端子２９に
得る。単位電流１５及びＩ、は出力電流Ｉ８６を端子３
０に得るように合成され、出力電流Ｉ７は端子３１に直
接供給される。これら電流１１２３４１１ｓａ及びＩ７
はデジタル入力信号による制御の下でスイッチ（図示せ
ず）により加算されてアナログ出力電流を形成する。
＋１のうち校正されたＮ個の電流源を種々の目的に用い
ることができる。一般にはＮ個の個々の電流源からの単
位電流を用いてこれらを合威し、大きな出力電流を得る
。デジタル−アナログ変換器′では、この合成は出力電
流が二進昇順列を形成するように行なわれる。この場合
、単位電流をＩとすると、第１出力電流がＩであり、第
２出力電流が２■であり、第３出力電流が４■であり、
第４出力電流が８■であり、以下同様である。第４ａ図
は、３ビットデジタル−アナログ変換器に用いる校正電
流源回路を示し、この第４ａ図では、簡単のために、上
述した回路素子すべてを８つの電流源２１〜２８により
記号化して示しており、これら電流源はすべて強度Ｉを
有し順序２１．２２．・・・、２８で８つの等しい単位
電流Ｉｔ ”Ｉｇを生じるように校正される。線図的に
示すように単位電流１１＋ １２＋Ｉ３及びＩ４が合成
手段２０で合成されて出力電流１＋２３４を端子２９に
得る。単位電流１５及びＩ、は出力電流Ｉ８６を端子３
０に得るように合成され、出力電流Ｉ７は端子３１に直
接供給される。これら電流１１２３４１１ｓａ及びＩ７
はデジタル入力信号による制御の下でスイッチ（図示せ
ず）により加算されてアナログ出力電流を形成する。
第４ｂ図は電流源２１〜２８における漏洩電流から生じ
るスプリアス信号ｉ、〜１８を示す。第４ｃ図は出力電
流１１２３４及びＩＢにおけるそれぞれのスプリアス信
号１１□３４及び１５ｇを示す。これらスプリアス信号
１１□３４及びｉｓｓの振幅はスプリアス信号１１〜１
８の振幅よりも増大する。
るスプリアス信号ｉ、〜１８を示す。第４ｃ図は出力電
流１１２３４及びＩＢにおけるそれぞれのスプリアス信
号１１□３４及び１５ｇを示す。これらスプリアス信号
１１□３４及びｉｓｓの振幅はスプリアス信号１１〜１
８の振幅よりも増大する。
（実施例）
第５ａ、 ５ｂ及び５Ｃ図は、第４図におけるのと同じ
群の校正電流源２１〜２８とこれらに関連するスプリア
ス信号とを第４図と同様な部分に第４図と同じ符号を付
して示す。この場合合成手段２０では、電流１１＋ Ｉ
ａ、 Ｉｓ及びＩ７が合成されて端子２９に出力電流１
１３５７を形成し、電流Ｉ２及びＩ６が合成されて端子
３０に出力電流１２８を形成し、電流■、を端子３１に
得る。第５ｂ図は個々のスプリアス信号ｉ、〜１８を示
しており、これらの結果のそれぞれの出力電流１１３５
７及び１２ａにおけるスプリアス信号Ｌ３ｉｙ及び＋２
８を第５Ｃ図に示す。この第５Ｃ図から容易に分るよう
に、結果のスプリアス信号は電流源の組合せを選択する
ことにより最小になる。第５ａ図に示、す組合せの電流
１１３８７及び１５ｇにおけるリプルのピーク・ピーク
値は個々の電流１１〜Ｉ８におけるリプルのピーク・ピ
ーク値に等しい。この極めて好ましい最小値は、合成さ
れた電流のうちのｉつの電流のスプリアス信号に対する
スプリアス信号１の時間的シフト量の平均値が周期Ｔ、
の半分に等しく、更に電流りが、これらのスプリアス信
号が互いに時間的に最大にシフトするように合成される
場合に得られる。第５ｂ図に、１１に対するスプリアス
信号＋３＋ Ｉｓ及び１７の時間的シフト量を０１３
゜を合成して出力電流Ｌ４！ｓを得るものとすると、ス
プリアス信号゛の好ましい最小値が得られない。
群の校正電流源２１〜２８とこれらに関連するスプリア
ス信号とを第４図と同様な部分に第４図と同じ符号を付
して示す。この場合合成手段２０では、電流１１＋ Ｉ
ａ、 Ｉｓ及びＩ７が合成されて端子２９に出力電流１
１３５７を形成し、電流Ｉ２及びＩ６が合成されて端子
３０に出力電流１２８を形成し、電流■、を端子３１に
得る。第５ｂ図は個々のスプリアス信号ｉ、〜１８を示
しており、これらの結果のそれぞれの出力電流１１３５
７及び１２ａにおけるスプリアス信号Ｌ３ｉｙ及び＋２
８を第５Ｃ図に示す。この第５Ｃ図から容易に分るよう
に、結果のスプリアス信号は電流源の組合せを選択する
ことにより最小になる。第５ａ図に示、す組合せの電流
１１３８７及び１５ｇにおけるリプルのピーク・ピーク
値は個々の電流１１〜Ｉ８におけるリプルのピーク・ピ
ーク値に等しい。この極めて好ましい最小値は、合成さ
れた電流のうちのｉつの電流のスプリアス信号に対する
スプリアス信号１の時間的シフト量の平均値が周期Ｔ、
の半分に等しく、更に電流りが、これらのスプリアス信
号が互いに時間的に最大にシフトするように合成される
場合に得られる。第５ｂ図に、１１に対するスプリアス
信号＋３＋ Ｉｓ及び１７の時間的シフト量を０１３
゜を合成して出力電流Ｌ４！ｓを得るものとすると、ス
プリアス信号゛の好ましい最小値が得られない。
Ｉ５及び１７よりも互いに小さな時間的シフト量を有し
ている。
ている。
第４及び５図に示す電流源回路から明らかなように、合
成電流が最小のスプリアス成分を呈するような合成パタ
ーンは所定の校正順序に対し合成手段２０において得る
ことができる。逆に言えば、ある所定の合成パターンに
対し、同じ結果の適切な校正順序を得ることができるこ
と明らかである。
成電流が最小のスプリアス成分を呈するような合成パタ
ーンは所定の校正順序に対し合成手段２０において得る
ことができる。逆に言えば、ある所定の合成パターンに
対し、同じ結果の適切な校正順序を得ることができるこ
と明らかである。
従って、第４図に示す電流源回路では、電流源２１゜２
２、−一−，２８を２１．２５．２７．２３．２６．２
４．２８の順序で校正する必要がある。電流源回路が第
２図に示す型のものである場合には、制御信号をシフト
レジスタ１４から電流源のスイッチに適切に供給するこ
とにより校正順序を変えることができる。
２、−一−，２８を２１．２５．２７．２３．２６．２
４．２８の順序で校正する必要がある。電流源回路が第
２図に示す型のものである場合には、制御信号をシフト
レジスタ１４から電流源のスイッチに適切に供給するこ
とにより校正順序を変えることができる。
第６ａ、 ６ｂ、 ６ｃ及び６ａ図は第４ａ及び５ａ図
に示す電流源回路に生じつる４種類の他のスプリアス信
号ｉ、〜ｉ、を例示する。合成電流Ｉｌｌ Ｉ’２ｔ
Ｉａ及びＩ４のスプリアス信号Ｌｚ：ｎと合成電流り、
１３．１５及びＩ７のスプリアス信号！Ｈｓｔとの相
違をもこれら４つの例の各々に示しである。第６ａ図は
第３Ｃ図につき説明した種類のスプリアス信号を示す。
に示す電流源回路に生じつる４種類の他のスプリアス信
号ｉ、〜ｉ、を例示する。合成電流Ｉｌｌ Ｉ’２ｔ
Ｉａ及びＩ４のスプリアス信号Ｌｚ：ｎと合成電流り、
１３．１５及びＩ７のスプリアス信号！Ｈｓｔとの相
違をもこれら４つの例の各々に示しである。第６ａ図は
第３Ｃ図につき説明した種類のスプリアス信号を示す。
スプリアス信号１１２３４及び１ｕｓｙの振幅は等しい
が、スプリアス信号ｆＢｓｙの繰返しレートはスプリア
ス信号Ｌ２ａｓの繰返しレートの４倍である。スプリア
ス信号を阻止するために出力電流に対するフィルタを用
いると、高周波がより一層好ましいものとなる。その理
由は、これによりスプリアス信号の濾波を簡単化するか
或いはこのフィルタによりスプリアス信号のより良好な
抑圧を達成し、より正確なデジタル−アナログ変換器が
得られる為である。ある場合には、四倍周波数を、処理
すべき信号の周波数帯域から遠く離して位置させること
もできる為、スプリアス信号フィルタは全く必要となら
ない。第６ｂ図に示す例は一層複雑なスプリアス信号に
関するものである。スプリアス信号１ｕ３４及び１１３
５７の振幅はほぼ等しいも、スプリアス信号Ｌａ５７の
周波数はスプリアス信号ｉｔｚａ４の４倍である。第６
Ｃ図に示す例では、スプリアス信号ｉ＋ｓｓｙの振幅は
一定であり、第６ｄ図に示す例では、スプリアス信号Ｌ
ｓｓｙはスプリアス信号１１２ｓ４よりも振幅において
小さいばかりではなく周波数において高い。
が、スプリアス信号ｆＢｓｙの繰返しレートはスプリア
ス信号Ｌ２ａｓの繰返しレートの４倍である。スプリア
ス信号を阻止するために出力電流に対するフィルタを用
いると、高周波がより一層好ましいものとなる。その理
由は、これによりスプリアス信号の濾波を簡単化するか
或いはこのフィルタによりスプリアス信号のより良好な
抑圧を達成し、より正確なデジタル−アナログ変換器が
得られる為である。ある場合には、四倍周波数を、処理
すべき信号の周波数帯域から遠く離して位置させること
もできる為、スプリアス信号フィルタは全く必要となら
ない。第６ｂ図に示す例は一層複雑なスプリアス信号に
関するものである。スプリアス信号１ｕ３４及び１１３
５７の振幅はほぼ等しいも、スプリアス信号Ｌａ５７の
周波数はスプリアス信号ｉｔｚａ４の４倍である。第６
Ｃ図に示す例では、スプリアス信号ｉ＋ｓｓｙの振幅は
一定であり、第６ｄ図に示す例では、スプリアス信号Ｌ
ｓｓｙはスプリアス信号１１２ｓ４よりも振幅において
小さいばかりではなく周波数において高い。
スプリアス信号の合成例は電流源に関するものである。
上述したのと同じ信号波形は電圧源にも適用しうること
明らかである。第７ａ図は電圧源を有する回路を示す。
明らかである。第７ａ図は電圧源を有する回路を示す。
第７ａ図に示す回路は第３ａ図におけるのとほぼ同じで
あり、同じ符号は同じ意味を有する。トランジスタ下２
のソースには抵抗１４が直列に設けられている。この抵
抗１４の両端間の電圧降下は校正電流Ｉｔｓに比例し、
トランジスタ下２のソースに接続された端子１３に単位
電圧Ｕとして得られる。第７ｂ図は単位電圧０１． ［
２，Ｕｓ、 −−一を合成する加算回路を示す。校正電
圧源の端子１３は抵抗１５を介して増幅器１７の反転入
力端に接続され、この増幅器の反転入力端には抵抗１６
により負帰還が行なわれ、この増幅器の出力端は出力端
子１８に接続′されている。 − 校正された信号、すなわち電圧或いは電流を合成する上
述した有利な方法、或いは合成信号中のスプリアス信号
を減少せしめるための合成信号の校正順序の上述した有
利な選択はいかなる個数の信号源にも、また信号源から
の信号のいかなる可能な組合せにも適用しうる。
あり、同じ符号は同じ意味を有する。トランジスタ下２
のソースには抵抗１４が直列に設けられている。この抵
抗１４の両端間の電圧降下は校正電流Ｉｔｓに比例し、
トランジスタ下２のソースに接続された端子１３に単位
電圧Ｕとして得られる。第７ｂ図は単位電圧０１． ［
２，Ｕｓ、 −−一を合成する加算回路を示す。校正電
圧源の端子１３は抵抗１５を介して増幅器１７の反転入
力端に接続され、この増幅器の反転入力端には抵抗１６
により負帰還が行なわれ、この増幅器の出力端は出力端
子１８に接続′されている。 − 校正された信号、すなわち電圧或いは電流を合成する上
述した有利な方法、或いは合成信号中のスプリアス信号
を減少せしめるための合成信号の校正順序の上述した有
利な選択はいかなる個数の信号源にも、また信号源から
の信号のいかなる可能な組合せにも適用しうる。
第８図は５つの信号源を有する例を示しており、そのス
プリアス信号１１〜ｉ、を第８ａ図に示しである。
プリアス信号１１〜ｉ、を第８ａ図に示しである。
これらの５つの信号源は第８ｂ図に示すように２つの方
法で２：２：１の比率で合成するか或いは第８ｃ図に示
すように３：１：ｌの比率で合成する。
法で２：２：１の比率で合成するか或いは第８ｃ図に示
すように３：１：ｌの比率で合成する。
■
従って半周期−Ｔ、に最も近似している。これと同じこ
とが平均値−Ｔｃを有する時間的シフと量０１４及びＤ
２５についても言える。第８Ｃ図の信−Ｔｃに最適に均
似している。従って、第８ｂ及び８０図に示す例の合成
信号では、繰返しレートが二倍となっている。
とが平均値−Ｔｃを有する時間的シフと量０１４及びＤ
２５についても言える。第８Ｃ図の信−Ｔｃに最適に均
似している。従って、第８ｂ及び８０図に示す例の合成
信号では、繰返しレートが二倍となっている。
上述した合成例或いは校正順序はデジタル−アナログ（
Ｄ−Ａ）変換器に用いるのに極めて適している。第９図
は本発明による電流源回路を有するＤ−Ａ変換器の一実
施例を示す。本例は８ビットＤ−Ａ変換器である。この
変換器は１８個の電流源を有する線図的に示す第１電流
源回路５０を具えており、これら電流源の電流は前述し
たように補正回路５１において基準電流源５２からの基
準電流Ｌｓｒにほぼ等しくされる。１８個の出力電流の
うちの１つの出力電流Ｉ、、、は１６個の電流源を有す
る第２電流源回路６０の補正回路６１に対する基準電流
として用いられ、これら１６個の電流源の電流も前述し
たように基準電流Ｌｅｔに等しくされる。この第２電流
源回路における１６の電流のうちの１５の電流が、電流
の２進化列Ｉ、。Ｉ＋ ２Ｌｅｆ＋−−−−８Ｌｔｒが
得られるように合成される。第１電流源回路５０におけ
る他の１６の電流は１６Ｌｓｒを形成するように合成さ
れ、この電流１６１．、、は１６個の電流源を有する第
３電流源回路７０の補正回路７１に基準電流として供給
される。第３電流源回路の１６個の電流源の電流は前述
したようにして電流１６１゜、に等しくされる。
Ｄ−Ａ）変換器に用いるのに極めて適している。第９図
は本発明による電流源回路を有するＤ−Ａ変換器の一実
施例を示す。本例は８ビットＤ−Ａ変換器である。この
変換器は１８個の電流源を有する線図的に示す第１電流
源回路５０を具えており、これら電流源の電流は前述し
たように補正回路５１において基準電流源５２からの基
準電流Ｌｓｒにほぼ等しくされる。１８個の出力電流の
うちの１つの出力電流Ｉ、、、は１６個の電流源を有す
る第２電流源回路６０の補正回路６１に対する基準電流
として用いられ、これら１６個の電流源の電流も前述し
たように基準電流Ｌｅｔに等しくされる。この第２電流
源回路における１６の電流のうちの１５の電流が、電流
の２進化列Ｉ、。Ｉ＋ ２Ｌｅｆ＋−−−−８Ｌｔｒが
得られるように合成される。第１電流源回路５０におけ
る他の１６の電流は１６Ｌｓｒを形成するように合成さ
れ、この電流１６１．、、は１６個の電流源を有する第
３電流源回路７０の補正回路７１に基準電流として供給
される。第３電流源回路の１６個の電流源の電流は前述
したようにして電流１６１゜、に等しくされる。
この場合も、第３電流源回路７０の１６の電流のうちの
１５の電流が、２進化列１６１．−＋、 ３２１−＋、
−−−１２８１＝−ｒが得られるように合成される。
１５の電流が、２進化列１６１．−＋、 ３２１−＋、
−−−１２８１＝−ｒが得られるように合成される。
電流源回路６０及び７０の出力電流は既知のようにして
用いられてデジタル入力符号がアナログ出力信号に変換
される。
用いられてデジタル入力符号がアナログ出力信号に変換
される。
双方の場合、得られる１６個の電流源ｈ’＝ １１ａか
らの出力電流は、出力電流１２８１．＝ｒ及び８１．、
、に対する電流１１＋ ｆａｎ Ｌ Ｉ７１１９１１１
１１ Ｉ＋ａ＋ Ｉ＋ｓと、６４Ｉ、。、及び４■１．
に対する電流１４＋ Ｉ１１＋ １１２及びＩ１．と、
３２Ｌｓｒ及び２Ｉ、１に対する電流Ｉ２及び１．０と
、１６Ｉ−、ｒ及び■１．．に対する電流Ｉ６又は電流
１１４とから取出される。この出力電流の取出しは第５
ａ図に示す回路につき説明したのと同様にして行なわれ
る。
らの出力電流は、出力電流１２８１．＝ｒ及び８１．、
、に対する電流１１＋ ｆａｎ Ｌ Ｉ７１１９１１１
１１ Ｉ＋ａ＋ Ｉ＋ｓと、６４Ｉ、。、及び４■１．
に対する電流１４＋ Ｉ１１＋ １１２及びＩ１．と、
３２Ｌｓｒ及び２Ｉ、１に対する電流Ｉ２及び１．０と
、１６Ｉ−、ｒ及び■１．．に対する電流Ｉ６又は電流
１１４とから取出される。この出力電流の取出しは第５
ａ図に示す回路につき説明したのと同様にして行なわれ
る。
本発明は上述した実施例に限定されず、例えば信号源の
校正のための補正回路は第２図に示す場合と異なるよう
に構成でき、第３ａ図に示す電流源及び第７ａ図に示す
電圧源は種々に変形しうるちのである。
校正のための補正回路は第２図に示す場合と異なるよう
に構成でき、第３ａ図に示す電流源及び第７ａ図に示す
電圧源は種々に変形しうるちのである。
第１図は、校正される電流源を有する従来の電流源回路
の基本構成を示す線図、 第２図は、構成される電流源を有する従来の電流源回路
の一具体例を示す回路図、 第３ａ、 ３ｂ及び３０図は、構成される電流源とこれ
に関連するスプリアス信号波形とを示す線図、第４ａ、
４ｂ及び４０図は、構成される電流源の合成回路とこ
れに関連するスプリアス信号波形とを示す線図、 第５ａ、 ５ｂ及び５ｃ図は、本発明によって配置した
構成される電流源とこれらに関連するスプリアス信号波
形とを示す線図、 第６ａ、 ６ｂ、 ６ｃ及び６ａ図は、本発明によって
配置した校正される信号源のスプリアス信号波形の種々
の例を示す波形図、 第７ａ及び７ｂ図は、電圧源及びこれを用いた加算回路
を示す回路図、 第８ａ、 ８ｂ及び８０図は、本発明によって配置した
校正される信号源のスプリアス信号波形の種々の例を示
す波形図、 第９図は、本発明による電流源回路を有するデジタル−
アナログ変換器の一例を示す構成図である。 ２．１〜２．Ｎ＋１・・・電流源 ３．１〜３．Ｎ＋１・・・制御入力端 ４・・・補正手段 ５・・・補正回路 ６・・・基準電流源 ７・・・スイッチング回路網 １４・・・シフトレジスタ １５・・・クロック ２０・・・合成手段 ２１〜２８・・・電流源 ５０・・・第１電流源回路 ５１、６１．７１・・・補正回路 ６０・・・第２電流源回路 ７０・・・第３電流源回路 ＦＩ６．３ａ Ｔｃ Ｔｃ ｒｃ Ｆ１６．３ｃ Ｃコ （Ｃコ （：コ Ｌ ｌコ αコ Ｃ〕 − （− 〇フ Ｕフ 一 ロ ー＝ １３５ ２
の基本構成を示す線図、 第２図は、構成される電流源を有する従来の電流源回路
の一具体例を示す回路図、 第３ａ、 ３ｂ及び３０図は、構成される電流源とこれ
に関連するスプリアス信号波形とを示す線図、第４ａ、
４ｂ及び４０図は、構成される電流源の合成回路とこ
れに関連するスプリアス信号波形とを示す線図、 第５ａ、 ５ｂ及び５ｃ図は、本発明によって配置した
構成される電流源とこれらに関連するスプリアス信号波
形とを示す線図、 第６ａ、 ６ｂ、 ６ｃ及び６ａ図は、本発明によって
配置した校正される信号源のスプリアス信号波形の種々
の例を示す波形図、 第７ａ及び７ｂ図は、電圧源及びこれを用いた加算回路
を示す回路図、 第８ａ、 ８ｂ及び８０図は、本発明によって配置した
校正される信号源のスプリアス信号波形の種々の例を示
す波形図、 第９図は、本発明による電流源回路を有するデジタル−
アナログ変換器の一例を示す構成図である。 ２．１〜２．Ｎ＋１・・・電流源 ３．１〜３．Ｎ＋１・・・制御入力端 ４・・・補正手段 ５・・・補正回路 ６・・・基準電流源 ７・・・スイッチング回路網 １４・・・シフトレジスタ １５・・・クロック ２０・・・合成手段 ２１〜２８・・・電流源 ５０・・・第１電流源回路 ５１、６１．７１・・・補正回路 ６０・・・第２電流源回路 ７０・・・第３電流源回路 ＦＩ６．３ａ Ｔｃ Ｔｃ ｒｃ Ｆ１６．３ｃ Ｃコ （Ｃコ （：コ Ｌ ｌコ αコ Ｃ〕 − （− 〇フ Ｕフ 一 ロ ー＝ １３５ ２
Claims (1)
- 【特許請求の範囲】 １、ほぼ同一の単位信号を発生する信号源の群と、 特定の周期で循環する校正パターンに応じ て信号源を校正し、前記の単位信号が前記の周期で循環
する同様な形状のスプリアス信号を有するようにするこ
とにより前記の信号源からの単位信号における相対偏差
を減少させる補正手段と、 得られる単位信号のうちのある個数の単位 信号を合成して出力信号を形成する合成手段と を具える信号源回路において、 前記の補正手段及び合成手段のうちの少な くとも一方が出力信号に対する単位信号を選択するよう
になっており、この選択は、選択された単位信号のうち
の１つの単位信号のスプリアス信号に対し、この１つの
単位信号を除く前記の選択された単位信号のスプリアス
信号が呈する時間的シフト量の平均値が前記の周期の半
分にできるだけ近づき且つこれら時間的シフト量の絶対
値が互いに最大量相違するように行われるようになって
いることを特徴とする信号源回路。 ２、請求項１に記載の信号源回路を有することを特徴と
するデジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901755 | 1989-07-10 | ||
| NL8901755 | 1989-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369213A true JPH0369213A (ja) | 1991-03-25 |
| JP3033988B2 JP3033988B2 (ja) | 2000-04-17 |
Family
ID=19855000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179725A Expired - Lifetime JP3033988B2 (ja) | 1989-07-10 | 1990-07-09 | 信号源回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5021784A (ja) |
| EP (1) | EP0408115B1 (ja) |
| JP (1) | JP3033988B2 (ja) |
| KR (1) | KR100202355B1 (ja) |
| DE (1) | DE69013084T2 (ja) |
| HK (1) | HK41196A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444446A (en) * | 1993-07-01 | 1995-08-22 | Texas Instruments Incorporated | Apparatus and method for duplicating currents |
| JP3062035B2 (ja) * | 1995-03-31 | 2000-07-10 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | Ｄ／ａコンバータ |
| US5646619A (en) * | 1995-04-26 | 1997-07-08 | Lucent Technologies Inc. | Self-calibrating high speed D/A converter |
| US5760726A (en) * | 1996-08-23 | 1998-06-02 | Motorola, Inc. | Digital-to-analog converter with dynamic matching and bit splitting |
| US5955980A (en) * | 1997-10-03 | 1999-09-21 | Motorola, Inc. | Circuit and method for calibrating a digital-to-analog converter |
| US6583740B2 (en) * | 2001-11-21 | 2003-06-24 | Analog Devices, Inc. | Calibrated current source |
| US7187316B1 (en) * | 2006-02-06 | 2007-03-06 | Brookhaven Science Associates, Llc | Method and apparatus for clockless analog-to-digital conversion and peak detection |
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