JP3033988B2 - 信号源回路 - Google Patents
信号源回路Info
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- JP3033988B2 JP3033988B2 JP2179725A JP17972590A JP3033988B2 JP 3033988 B2 JP3033988 B2 JP 3033988B2 JP 2179725 A JP2179725 A JP 2179725A JP 17972590 A JP17972590 A JP 17972590A JP 3033988 B2 JP3033988 B2 JP 3033988B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0648—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by arranging the quantisation value generators in a non-sequential pattern layout, e.g. symmetrical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1004—Calibration or testing without interrupting normal operation, e.g. by providing an additional component for temporarily replacing components to be tested or calibrated
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ほぼ同一形状の単位信号を発生する信号源
の群と、特定の周期で循環する校正パターンに応じて信
号源を校正し、前記の単位信号が、前記の周期で循環す
るとともに前記の校正パターンと一致する時間のずれを
有する同様な形状のスプリアス信号を有するようにする
ことにより、前記の信号源からの単位信号における相対
偏差を減少させる補正手段と、複数個の信号源の複数個
の単位信号を合成して出力信号を形成する合成手段とを
具える信号源回路に関するものである。
の群と、特定の周期で循環する校正パターンに応じて信
号源を校正し、前記の単位信号が、前記の周期で循環す
るとともに前記の校正パターンと一致する時間のずれを
有する同様な形状のスプリアス信号を有するようにする
ことにより、前記の信号源からの単位信号における相対
偏差を減少させる補正手段と、複数個の信号源の複数個
の単位信号を合成して出力信号を形成する合成手段とを
具える信号源回路に関するものである。
本発明はまた、このような信号源回路を有するデジタ
ル−アナログ変換器にも関するものである。本明細書で
“信号源”とは電圧源及び電流源の双方を意味するもの
として理解すべきであり、従って対応する信号は電圧或
いは電流とみなす必要がある。
ル−アナログ変換器にも関するものである。本明細書で
“信号源”とは電圧源及び電流源の双方を意味するもの
として理解すべきであり、従って対応する信号は電圧或
いは電流とみなす必要がある。
（従来の技術） 上述した種類の信号源回路は、1989年２月に発行され
た技術論文集“1989 IEEE International Solid−State
Circuits Conference（ISSCC'89）”の第22〜23頁に記
載された論文“A Self Calibration Technique for Mon
olithic High−Resolution D/A Converters"から既知で
ある。この既知の信号源回路はほぼ同じ電流源の群を有
している。これら電流源の各々はMOSトランジスタのソ
ース−ドレイン電流により形成される単位電流を生じ
る。ソース−ドレイン電流の大きさはMOSトランジスタ
のゲート及びソース間の制御電圧により決定される。合
成手段は、単位電流の倍数で１つ以上の出力電流を形成
するために単位電流を合成しうる。この場合は例えばデ
ジタル−アナログ変換器の場合であり、このデジタル−
アナログ変換器では出力電流が二進昇順列に応じて単位
電流から取出される。
た技術論文集“1989 IEEE International Solid−State
Circuits Conference（ISSCC'89）”の第22〜23頁に記
載された論文“A Self Calibration Technique for Mon
olithic High−Resolution D/A Converters"から既知で
ある。この既知の信号源回路はほぼ同じ電流源の群を有
している。これら電流源の各々はMOSトランジスタのソ
ース−ドレイン電流により形成される単位電流を生じ
る。ソース−ドレイン電流の大きさはMOSトランジスタ
のゲート及びソース間の制御電圧により決定される。合
成手段は、単位電流の倍数で１つ以上の出力電流を形成
するために単位電流を合成しうる。この場合は例えばデ
ジタル−アナログ変換器の場合であり、このデジタル−
アナログ変換器では出力電流が二進昇順列に応じて単位
電流から取出される。
トランジスタパラメータの広がりの為に、MOSトラン
ジスタによって供給される単位電流は必ずしも完全に互
いに等しくならない。これにより上述した電流源を有す
るデジタル−アナログ変換器の精度が制限される既知の
電流源回路では、電流源を補正手段により連続的に再校
正することにより電流源の品質を改善している。この場
合、MOSトランジスタのゲート及びソース間に配置され
たキャパシタの両端間の制御電圧を制御回路により、ソ
ース−ドレイン電流が基準電流に等しくなるように制御
している。すべての電流源が校正されると、このサイク
ルが繰返される。この校正方法により、互いに極めて高
精度で等しくなる電流源の群を得ることができる。
ジスタによって供給される単位電流は必ずしも完全に互
いに等しくならない。これにより上述した電流源を有す
るデジタル−アナログ変換器の精度が制限される既知の
電流源回路では、電流源を補正手段により連続的に再校
正することにより電流源の品質を改善している。この場
合、MOSトランジスタのゲート及びソース間に配置され
たキャパシタの両端間の制御電圧を制御回路により、ソ
ース−ドレイン電流が基準電流に等しくなるように制御
している。すべての電流源が校正されると、このサイク
ルが繰返される。この校正方法により、互いに極めて高
精度で等しくなる電流源の群を得ることができる。
（発明が解決しようとする課題） しかし、上述した方法によると、MOSトランジスタの
ゲート及びソース電極間のキャパシタの電荷漏洩の結果
として、MOSトランジスタのゲート及びソース間の制御
電圧が２つの順次の校正サイクル間で一定に保たれな
い。これにより制御電圧にリプルを生ぜしめ、従って単
位電流にもリプル成分を含むおそれがある。更に、校正
の結果として他のスプリアス信号が生じるおそれがあ
る。例えば、制御回路により電流源の各々を交互にター
ン・オン及びターン・オフさせるのを、MOSトランジス
タのゲートを過度的にスイッチング・オンすることによ
り達成することにより、ドレイン−ソース電流にスプリ
アス信号を生ぜしめる。従って、校正を行なうことによ
り、単位電流のすべてが１校正サイクルの持続時間に対
応する周期を有するほぼ同様なスプリアス信号を呈する
ようになる。
ゲート及びソース電極間のキャパシタの電荷漏洩の結果
として、MOSトランジスタのゲート及びソース間の制御
電圧が２つの順次の校正サイクル間で一定に保たれな
い。これにより制御電圧にリプルを生ぜしめ、従って単
位電流にもリプル成分を含むおそれがある。更に、校正
の結果として他のスプリアス信号が生じるおそれがあ
る。例えば、制御回路により電流源の各々を交互にター
ン・オン及びターン・オフさせるのを、MOSトランジス
タのゲートを過度的にスイッチング・オンすることによ
り達成することにより、ドレイン−ソース電流にスプリ
アス信号を生ぜしめる。従って、校正を行なうことによ
り、単位電流のすべてが１校正サイクルの持続時間に対
応する周期を有するほぼ同様なスプリアス信号を呈する
ようになる。
大きな出力電流を形成するために単位電流を合成する
と、スプリアス信号が互いに重畳される。スプリアス信
号の重畳により出力電流の精度を制限し、これによりデ
ジタル−アナログ変換器の場合に精度及びダイナミック
レンジを減少させる。
と、スプリアス信号が互いに重畳される。スプリアス信
号の重畳により出力電流の精度を制限し、これによりデ
ジタル−アナログ変換器の場合に精度及びダイナミック
レンジを減少させる。
本発明の目的は、スプリアス信号による影響を最小に
する手段を具える信号源回路を提供せんとするにある。
する手段を具える信号源回路を提供せんとするにある。
（課題を解決するための手段） 本発明は、ほぼ同一形状の単位信号を発生する信号源
の群と、特定の周期で循環する校正パターンに応じて信
号源を校正し、前記の単位信号が、前記の周期で循環す
るとともに前記の校正パターンと一致する時間のずれを
有する同様な形状のスプリアス信号を有するようにする
ことにより、前記の信号源からの単位信号における相対
偏差を減少させる補正手段と、複数個の信号源の複数個
の単位信号を合成して出力信号を形成する合成手段を具
える信号源回路において、前記の補正手段及び合成手段
のうちの少なくとも一方が出力信号のための単位信号を
選択するようになっており、この選択は、選択された単
位信号のうちの１つの単位信号のスプリアス信号に対す
る、この１つの単位信号を除く前記の選択された単位信
号のスプリアス信号の時間のずれの平均値が、前記の周
期の半分にできるだけ近づき、且つ選択された全ての単
位信号のスプリアス信号の時間のずれの絶対値が互いに
最大量相違するように行われるようになっていることを
特徴とする。
の群と、特定の周期で循環する校正パターンに応じて信
号源を校正し、前記の単位信号が、前記の周期で循環す
るとともに前記の校正パターンと一致する時間のずれを
有する同様な形状のスプリアス信号を有するようにする
ことにより、前記の信号源からの単位信号における相対
偏差を減少させる補正手段と、複数個の信号源の複数個
の単位信号を合成して出力信号を形成する合成手段を具
える信号源回路において、前記の補正手段及び合成手段
のうちの少なくとも一方が出力信号のための単位信号を
選択するようになっており、この選択は、選択された単
位信号のうちの１つの単位信号のスプリアス信号に対す
る、この１つの単位信号を除く前記の選択された単位信
号のスプリアス信号の時間のずれの平均値が、前記の周
期の半分にできるだけ近づき、且つ選択された全ての単
位信号のスプリアス信号の時間のずれの絶対値が互いに
最大量相違するように行われるようになっていることを
特徴とする。
校正順序及び校正された信号源の合成列の双方又はい
ずれか一方の為に、出力信号が得られるスプリアス信号
は最小振幅を有するか或いは校正周波数の倍数である繰
返しレートを有するか或いはこれらの双方を有するよう
になる。これが為、スプリアス信号の抑圧の改善と出力
信号をより一層正確にするのとを同じ手段により達成し
うる。従って、フィルタを用いて出力信号中のスプリア
ス信号を阻止する場合、これらフィルタを簡単化するこ
とができ、或いはこれらフィルタを省略することもでき
る。
ずれか一方の為に、出力信号が得られるスプリアス信号
は最小振幅を有するか或いは校正周波数の倍数である繰
返しレートを有するか或いはこれらの双方を有するよう
になる。これが為、スプリアス信号の抑圧の改善と出力
信号をより一層正確にするのとを同じ手段により達成し
うる。従って、フィルタを用いて出力信号中のスプリア
ス信号を阻止する場合、これらフィルタを簡単化するこ
とができ、或いはこれらフィルタを省略することもでき
る。
以下図面につき説明するに、第１図は校正される電流
源を有する電流源回路の基本線図を示す。この電流源回
路は出力端１〜ＮにＮ個のほぼ同一形状の単位電流を生
じるように構成されており、これらの出力端には負荷
（図面を簡単とするために図示せず）を接続しうる。こ
の電流源回路はトランジスタT1〜TN＋１をそれぞれ有す
るＮ＋１個の電流源2.1〜2.N＋１を具えている。これら
電流源は更に駆動電圧、従ってトランジスタT1〜TN＋１
中の電流を制御する制御入力端3.1〜3.N＋１を有してい
る。電流源回路には更に、制御入力端3.1〜3.N＋１の１
つに制御信号を供給する基準電流源６を有する補正回路
５と、サイクルパターンに応じて電流源2.1〜2.N＋１の
うちの１つの電流源を補正回路５に結合するとともに他
の電流源を出力端１…Ｎに結合するスイッチング回路網
７とを具える補正手段４が設けられている。
源を有する電流源回路の基本線図を示す。この電流源回
路は出力端１〜ＮにＮ個のほぼ同一形状の単位電流を生
じるように構成されており、これらの出力端には負荷
（図面を簡単とするために図示せず）を接続しうる。こ
の電流源回路はトランジスタT1〜TN＋１をそれぞれ有す
るＮ＋１個の電流源2.1〜2.N＋１を具えている。これら
電流源は更に駆動電圧、従ってトランジスタT1〜TN＋１
中の電流を制御する制御入力端3.1〜3.N＋１を有してい
る。電流源回路には更に、制御入力端3.1〜3.N＋１の１
つに制御信号を供給する基準電流源６を有する補正回路
５と、サイクルパターンに応じて電流源2.1〜2.N＋１の
うちの１つの電流源を補正回路５に結合するとともに他
の電流源を出力端１…Ｎに結合するスイッチング回路網
７とを具える補正手段４が設けられている。
この電流源回路では、１サイクル中のある１期間にＮ
個の電流源が出力電流を出力端１〜Ｎに供給し、他の１
つの電流源が補正回路５に結合される。この補正回路で
は、関連の電流源からの電流が基準電流源６からの基準
電流と比較され、補正回路５によりこの関連の電流源の
制御入力端３に供給される制御信号がこの関連の電流源
中のトランジスタの駆動電圧を制御し、この関連の電流
源からの電流が基準電流に等しくなるようにする。前記
の１サイクル中の次の期間中ではスイッチング回路網７
により、補正された電流源２が補正されていない電流源
２と切換えられる。このようにして、すべての電流源2.
1〜2.N＋１からの電流が順次に且つ連続的に補正され
る。その結果、出力端１〜Ｎにおける電流が基準電流に
正確に等しくされる。補正される電流源（信号源）は実
際の電流源回路から分離される為、補正回路５は電流源
回路の動作に妨害を及ぼさない。出力端１〜Ｎにおける
単位電流は連続的に得られるようになっている。
個の電流源が出力電流を出力端１〜Ｎに供給し、他の１
つの電流源が補正回路５に結合される。この補正回路で
は、関連の電流源からの電流が基準電流源６からの基準
電流と比較され、補正回路５によりこの関連の電流源の
制御入力端３に供給される制御信号がこの関連の電流源
中のトランジスタの駆動電圧を制御し、この関連の電流
源からの電流が基準電流に等しくなるようにする。前記
の１サイクル中の次の期間中ではスイッチング回路網７
により、補正された電流源２が補正されていない電流源
２と切換えられる。このようにして、すべての電流源2.
1〜2.N＋１からの電流が順次に且つ連続的に補正され
る。その結果、出力端１〜Ｎにおける電流が基準電流に
正確に等しくされる。補正される電流源（信号源）は実
際の電流源回路から分離される為、補正回路５は電流源
回路の動作に妨害を及ぼさない。出力端１〜Ｎにおける
単位電流は連続的に得られるようになっている。
第２図は、校正される電流源回路の一具体例を詳細に
示す。この電流源回路は、トランジスタT1〜T4とこれら
トランジスタのゲート及びソース電極間に配置されたキ
ャパシタC1〜C4とより成る４つの電流源を有している。
スイッチS1.1〜S4.1，S1.2〜S4.2及びS1.3〜S3.3により
４つのトランジスタT1〜T4のうち毎回３つのトランジス
タを出力端1,2及び３に結合し、他の１つのトランジス
タを補正回路５の入力端10及び11に結合しうる。これら
スイッチはこの例ではクロック15による制御の下でシフ
トレジスタ14によりサイクルパターン（校正パターン）
で制御される。
示す。この電流源回路は、トランジスタT1〜T4とこれら
トランジスタのゲート及びソース電極間に配置されたキ
ャパシタC1〜C4とより成る４つの電流源を有している。
スイッチS1.1〜S4.1，S1.2〜S4.2及びS1.3〜S3.3により
４つのトランジスタT1〜T4のうち毎回３つのトランジス
タを出力端1,2及び３に結合し、他の１つのトランジス
タを補正回路５の入力端10及び11に結合しうる。これら
スイッチはこの例ではクロック15による制御の下でシフ
トレジスタ14によりサイクルパターン（校正パターン）
で制御される。
第２図は、トランジスタT1,T3及びT4のドレイン−ソ
ース電流I1，I3及びI4が出力端1,3及び２に供給され、
トランジスタT2のドレイン−ソース電流I2が補正回路５
の入力端11に供給される状態を示している。スイッチS
1.1，S2.1及びS4.1が解放し、スイッチS2.1が閉じてい
る為、トランジスタT2のゲート電極が入力端10に結合さ
れる。この例では、補正回路が、相互接続された入力端
10及び11に電流Irefを供給する基準電流源６を有してい
る。
ース電流I1，I3及びI4が出力端1,3及び２に供給され、
トランジスタT2のドレイン−ソース電流I2が補正回路５
の入力端11に供給される状態を示している。スイッチS
1.1，S2.1及びS4.1が解放し、スイッチS2.1が閉じてい
る為、トランジスタT2のゲート電極が入力端10に結合さ
れる。この例では、補正回路が、相互接続された入力端
10及び11に電流Irefを供給する基準電流源６を有してい
る。
入力端10及び11間がこのように直接接続されている
為、トランジスタT2のドレインはそのゲートに接続され
る。従って、基準電流源６がキャパシタC2における電圧
を、電流I2が基準電流Irefに正確に等しくなるように制
御する。次のクロック期間では、スイッチS2.2，S2.3に
よりトランジスタT2が出力端２に接続され、スイッチS
2.1が解放される。従って、キャパシタC2における電圧
が得られるようになり、トランジスタT2における電流I2
が基準電流Irefに正確に等しく保たれる。これと同じク
ロック期間中他の３つのトランジスタの１つ、例えばト
ランジスタT3が補正回路の入力端10及び11に接続され、
キャパシタC3における制御電圧が、電流I3を電流Irefに
正確に等しくするように適合される。このようにして、
トランジスタT1〜T4からの電流I1〜I4が順次に且つ連続
的に電流Irefに等しくされる。従って、互いに正確に等
しくなった電流が出力端1,2及び３に現われる。
為、トランジスタT2のドレインはそのゲートに接続され
る。従って、基準電流源６がキャパシタC2における電圧
を、電流I2が基準電流Irefに正確に等しくなるように制
御する。次のクロック期間では、スイッチS2.2，S2.3に
よりトランジスタT2が出力端２に接続され、スイッチS
2.1が解放される。従って、キャパシタC2における電圧
が得られるようになり、トランジスタT2における電流I2
が基準電流Irefに正確に等しく保たれる。これと同じク
ロック期間中他の３つのトランジスタの１つ、例えばト
ランジスタT3が補正回路の入力端10及び11に接続され、
キャパシタC3における制御電圧が、電流I3を電流Irefに
正確に等しくするように適合される。このようにして、
トランジスタT1〜T4からの電流I1〜I4が順次に且つ連続
的に電流Irefに等しくされる。従って、互いに正確に等
しくなった電流が出力端1,2及び３に現われる。
第3a図は第２図に示す電流源回路中の校正される電流
源の１つの適切な例を示しており、同様な部分に同じ符
号を付してある。スイッチS2.1はトランジスタT5として
構成され、そのゲート12はシフトレジスタ14からのスイ
ッチング信号USWにより適切に制御される。漏洩電流IL
を表わす電流源13をキャパシタC2と並列に示してある。
漏洩電流ILは特にトランジスタT2のソース−基板逆ダイ
オードによって生ぜしめられる。漏洩電流が存在するこ
とによりトランジスタT2のゲート−ソース電圧Vgsを２
つの校正サイクル間で減少せしめる。この減少を第3h図
に示してあり、Tcが校正サイクルの周期である。この減
少によりトランジスタT2のゲート−ソース電圧Vgsに数
ミリボルト程度のリプル電圧成分を生ぜしめ、このリプ
ル電圧成分はトランジスタT2のドレイン−ソース電流I
dsにおける同様なリプルにほぼ直線的に変換される。校
正すべき電流源T2を補正手段に接続したり補正手段から
分離したりするスイッチング信号USWは例えば容量性ク
ロストークの結果としてトランジスタT2のゲート−ソー
ス電圧Vgsに、従ってドレイン−ソース電流Idsにも影響
を及ぼすおそれがある。異なる群に属しうる可能な信号
波形を一例として第3c図に示す。第3b及び3c図は、校正
された個々の電流源からの単位電流Idsが、校正処理自
体によって生ぜしめられた、校正サイクルの周期Tcに等
しい周期のスプリアス信号を有しているということを示
している。スプリアス信号の信号波形は第3b及び3c図に
示す波形の混成とすることができるも、実際にはスプリ
アス信号をこれとは異なる波形にすることもできる。
源の１つの適切な例を示しており、同様な部分に同じ符
号を付してある。スイッチS2.1はトランジスタT5として
構成され、そのゲート12はシフトレジスタ14からのスイ
ッチング信号USWにより適切に制御される。漏洩電流IL
を表わす電流源13をキャパシタC2と並列に示してある。
漏洩電流ILは特にトランジスタT2のソース−基板逆ダイ
オードによって生ぜしめられる。漏洩電流が存在するこ
とによりトランジスタT2のゲート−ソース電圧Vgsを２
つの校正サイクル間で減少せしめる。この減少を第3h図
に示してあり、Tcが校正サイクルの周期である。この減
少によりトランジスタT2のゲート−ソース電圧Vgsに数
ミリボルト程度のリプル電圧成分を生ぜしめ、このリプ
ル電圧成分はトランジスタT2のドレイン−ソース電流I
dsにおける同様なリプルにほぼ直線的に変換される。校
正すべき電流源T2を補正手段に接続したり補正手段から
分離したりするスイッチング信号USWは例えば容量性ク
ロストークの結果としてトランジスタT2のゲート−ソー
ス電圧Vgsに、従ってドレイン−ソース電流Idsにも影響
を及ぼすおそれがある。異なる群に属しうる可能な信号
波形を一例として第3c図に示す。第3b及び3c図は、校正
された個々の電流源からの単位電流Idsが、校正処理自
体によって生ぜしめられた、校正サイクルの周期Tcに等
しい周期のスプリアス信号を有しているということを示
している。スプリアス信号の信号波形は第3b及び3c図に
示す波形の混成とすることができるも、実際にはスプリ
アス信号をこれとは異なる波形にすることもできる。
第１図に示す電流源回路における電流源、2.1〜2.N＋
１のうち校正されたＮ個の電流源を種々の目的に用いる
ことができる。一般にはＮ個の個々の電流源からの単位
電流を用いてこれらを合成し、大きな出力電流を得る。
デジタル−アナログ変換器では、この合成は出力電流が
二進昇順列を形成するように行なわれる。この場合、単
位電流をＩすると、第１出力電流がＩであり、第２出力
電流が2Iであり、第３出力電流が4Iであり、第４出力電
流が8Iであり、以下同様である。第4a図は、３ビットデ
ジタル−アナログ変換器に用いる校正電流源回路を示
し、この第4a図では、簡単のために、上述した回路素子
すべてを８つの電流源21〜28により記号化して示してお
り、これら電流源はすべて強度Ｉを有し順序21,22,…,2
8で８つの等しい単位電流I1〜I8を生じるように校正さ
れる。線図的に示すように単位電流I1，I2，I3及びI4が
合成手段20で合成されて出力電流I1234を端子29に得
る。単位電流I5及びI6は出力電流I56を端子30に得るよ
うに合成され、出力電流I7は端子31に直接供給される。
これら電流I1234，I56及びI7はデジタル入力信号による
制御の下でスイッチ（図示せず）により加算されてアナ
ログ出力電流を形成する。
１のうち校正されたＮ個の電流源を種々の目的に用いる
ことができる。一般にはＮ個の個々の電流源からの単位
電流を用いてこれらを合成し、大きな出力電流を得る。
デジタル−アナログ変換器では、この合成は出力電流が
二進昇順列を形成するように行なわれる。この場合、単
位電流をＩすると、第１出力電流がＩであり、第２出力
電流が2Iであり、第３出力電流が4Iであり、第４出力電
流が8Iであり、以下同様である。第4a図は、３ビットデ
ジタル−アナログ変換器に用いる校正電流源回路を示
し、この第4a図では、簡単のために、上述した回路素子
すべてを８つの電流源21〜28により記号化して示してお
り、これら電流源はすべて強度Ｉを有し順序21,22,…,2
8で８つの等しい単位電流I1〜I8を生じるように校正さ
れる。線図的に示すように単位電流I1，I2，I3及びI4が
合成手段20で合成されて出力電流I1234を端子29に得
る。単位電流I5及びI6は出力電流I56を端子30に得るよ
うに合成され、出力電流I7は端子31に直接供給される。
これら電流I1234，I56及びI7はデジタル入力信号による
制御の下でスイッチ（図示せず）により加算されてアナ
ログ出力電流を形成する。
第4b図は電流源21〜28における漏洩電流の結果として
生じるスプリアス信号i1〜i8を示す。第4c図は出力電流
I1234及びI56におけるそれぞれのスプリアス信号i1234
及びi56を示す。これらスプリアス信号i1234及びi56の
振幅はスプリアス信号i1〜i8の振幅よりも増大する。
生じるスプリアス信号i1〜i8を示す。第4c図は出力電流
I1234及びI56におけるそれぞれのスプリアス信号i1234
及びi56を示す。これらスプリアス信号i1234及びi56の
振幅はスプリアス信号i1〜i8の振幅よりも増大する。
（実施例） 第5a,5b及び5c図は、第４図におけるのと同じ群の校
正電流源21〜28とこれらに関連するスプリアス信号と第
４図と同様な部分に第４図と同じ符号を付して示す。こ
の場合合成手段20では、電流I1，I3，I5及びI7が合成さ
れて端子29に出力電流I1357を形成し、電流I2及びI6が
合成されて端子30に出力電流I26を形成し、電流I4を端
子31に得る。第5b図は個々のスプリアス信号i1〜i8を示
しており、これらの結果のそれぞれの出力電流I1357及
びI26におけるスプリアス信号i1357及びi26を第5c図に
示す。この第5c図から容易に分るように、結果のスプリ
アス信号は電流源の組合せを選択することにより最小に
なる。第5a図に示す組合せの電流I1357及びI56における
リプルのピーク・ピーク値は個々の電流I1〜I8における
リプルのピーク・ピーク値に等しい。この極めて好まし
い最小値は、合成された電流のうちの１つの電流のスプ
リアス信号に対するスプリアス信号ｉの時間のずれの平
均値が周期Tcの半分に等しく、更に電流Iiが、これらの
スプリアス信号が互いに時間的に最大にずれるように合
成される場合に得られる。第5b図に、i1に対するスプリ
アス信号i3，i5及びi7の時間のずれをD13,D15及びD17で
示し、これらの時間のずれはそれぞれ（2/8）Tc，（4/
8）Tc及び（4/8）Tcである為、これらの平均値は（1/
3）・（12/8）Tc＝（1/2）Tcとなる。これと同じことが
i2に対するi6の時間のずれに対しても言え、この時間の
ずれはD26で表わしており（4/8）Tc＝（1/2）Tcに等し
い。更に、スプリアス信号i1，i3，i5及びi7は互いに対
し順次最大の時間のずれ（2/8）Tcを有する。これに対
し、電流I1，I4，I5，I6を合成して出力電流I1456を得
るものとすると、スプリアス信号の好ましい最小値が得
られない。この場合、i1に対するスプリアス信号i4，i5
及びi6間の平均の時間のずれは半周期（1/2）Tcに等し
い。スプリアス信号i4，i5及びi6は信号i3，i5及びi7よ
りも互いに小さな時間のずれを有している。
正電流源21〜28とこれらに関連するスプリアス信号と第
４図と同様な部分に第４図と同じ符号を付して示す。こ
の場合合成手段20では、電流I1，I3，I5及びI7が合成さ
れて端子29に出力電流I1357を形成し、電流I2及びI6が
合成されて端子30に出力電流I26を形成し、電流I4を端
子31に得る。第5b図は個々のスプリアス信号i1〜i8を示
しており、これらの結果のそれぞれの出力電流I1357及
びI26におけるスプリアス信号i1357及びi26を第5c図に
示す。この第5c図から容易に分るように、結果のスプリ
アス信号は電流源の組合せを選択することにより最小に
なる。第5a図に示す組合せの電流I1357及びI56における
リプルのピーク・ピーク値は個々の電流I1〜I8における
リプルのピーク・ピーク値に等しい。この極めて好まし
い最小値は、合成された電流のうちの１つの電流のスプ
リアス信号に対するスプリアス信号ｉの時間のずれの平
均値が周期Tcの半分に等しく、更に電流Iiが、これらの
スプリアス信号が互いに時間的に最大にずれるように合
成される場合に得られる。第5b図に、i1に対するスプリ
アス信号i3，i5及びi7の時間のずれをD13,D15及びD17で
示し、これらの時間のずれはそれぞれ（2/8）Tc，（4/
8）Tc及び（4/8）Tcである為、これらの平均値は（1/
3）・（12/8）Tc＝（1/2）Tcとなる。これと同じことが
i2に対するi6の時間のずれに対しても言え、この時間の
ずれはD26で表わしており（4/8）Tc＝（1/2）Tcに等し
い。更に、スプリアス信号i1，i3，i5及びi7は互いに対
し順次最大の時間のずれ（2/8）Tcを有する。これに対
し、電流I1，I4，I5，I6を合成して出力電流I1456を得
るものとすると、スプリアス信号の好ましい最小値が得
られない。この場合、i1に対するスプリアス信号i4，i5
及びi6間の平均の時間のずれは半周期（1/2）Tcに等し
い。スプリアス信号i4，i5及びi6は信号i3，i5及びi7よ
りも互いに小さな時間のずれを有している。
第４及び５図に示す電流源回路から明らかなように、
合成電流が最小のスプリアス成分を呈するような合成パ
ターンは所定の校正順序に対し合成手段20において得る
ことができる。逆に言えば、ある所定の合成パターンに
対し、同じ結果の適切な校正順序を得ることができるこ
と明らかである。従って、第４図に示す電流源回路で
は、電流源21,22,…,28を21,25,22,27,23,26,24,28の順
序で校正する必要がある。電流源回路が第２図に示す型
のものである場合には、制御信号をシフトレジスタ14か
ら電流源のスイッチに適切に供給することにより校正順
序を変えることができる。
合成電流が最小のスプリアス成分を呈するような合成パ
ターンは所定の校正順序に対し合成手段20において得る
ことができる。逆に言えば、ある所定の合成パターンに
対し、同じ結果の適切な校正順序を得ることができるこ
と明らかである。従って、第４図に示す電流源回路で
は、電流源21,22,…,28を21,25,22,27,23,26,24,28の順
序で校正する必要がある。電流源回路が第２図に示す型
のものである場合には、制御信号をシフトレジスタ14か
ら電流源のスイッチに適切に供給することにより校正順
序を変えることができる。
第6a,6b,6c及び6d図は第4a及び5a図に示す電流源回路
に生じうる４種類の他のスプリアス信号i1〜i8を例示す
る。合成電流I1，I2，I3及びI4のスプリアス信号i1234
と合成電流I1，I3，I5及びI7のスプリアス信号i1357と
の相違をもこれら４つの例の各々に示してある。第6a図
は第3c図につき説明した種類のスプリアス信号を示す。
スプリアス信号i1234及びi1357の振幅は等しいが、スプ
リアス信号i1357の繰返しレートはスプリアス信号i1234
の繰返しレートの４倍である。スプリアス信号を阻止す
るために出力電流に対するフィルタを用いると、高周波
がより一層好ましいものとなる。その理由は、これによ
りスプリアス信号の濾波を簡単化するか或いはこのフィ
ルタによりスプリアス信号のより良好な抑圧を達成し、
より正確なデジタル−アナログ変換器が得られる為であ
る。ある場合には、四倍周波数を、処理すべき信号の周
波数帯域から遠く離して位置させることもできる為、ス
プリアス信号フィルタは全く必要とならない。第6b図に
示す例は一層複雑なスプリアス信号に関するものであ
る。スプリアス信号i1234及びi1357の振幅はほぼ等しい
も、スプリアス信号i1357の周波数はスプリアス信号i
1234の４倍である。第6c図に示す例では、スプリアス信
号i1357の振幅は一定であり、第6d図に示す例では、ス
プリアス信号i1357はスプリアス信号i1234よりも振幅に
おいて小さいばかりではなく周波数において高い。
に生じうる４種類の他のスプリアス信号i1〜i8を例示す
る。合成電流I1，I2，I3及びI4のスプリアス信号i1234
と合成電流I1，I3，I5及びI7のスプリアス信号i1357と
の相違をもこれら４つの例の各々に示してある。第6a図
は第3c図につき説明した種類のスプリアス信号を示す。
スプリアス信号i1234及びi1357の振幅は等しいが、スプ
リアス信号i1357の繰返しレートはスプリアス信号i1234
の繰返しレートの４倍である。スプリアス信号を阻止す
るために出力電流に対するフィルタを用いると、高周波
がより一層好ましいものとなる。その理由は、これによ
りスプリアス信号の濾波を簡単化するか或いはこのフィ
ルタによりスプリアス信号のより良好な抑圧を達成し、
より正確なデジタル−アナログ変換器が得られる為であ
る。ある場合には、四倍周波数を、処理すべき信号の周
波数帯域から遠く離して位置させることもできる為、ス
プリアス信号フィルタは全く必要とならない。第6b図に
示す例は一層複雑なスプリアス信号に関するものであ
る。スプリアス信号i1234及びi1357の振幅はほぼ等しい
も、スプリアス信号i1357の周波数はスプリアス信号i
1234の４倍である。第6c図に示す例では、スプリアス信
号i1357の振幅は一定であり、第6d図に示す例では、ス
プリアス信号i1357はスプリアス信号i1234よりも振幅に
おいて小さいばかりではなく周波数において高い。
スプリアス信号の合成例は電流源に関するものであ
る。上述したのと同じ信号波形は電圧現にも適用しうる
こと明らかである。第7a図は電圧源を有する回路を示
す。第7a図に示す回路は第3a図におけるのとほぼ同じで
あり、同じ符号は同じ意味を有する。トランジスタT2の
ソースには抵抗14が直列に設けられている。この抵抗14
の両端間の電圧降下は校正電流Idsに比例し、トランジ
スタT2のソースに接続された端子13に単位電圧Ｕとして
得られる。第7b図は、単位電圧U1，U2，U3……を合成す
る加算回路を示す。校正電圧源の端子13は抵抗15を介し
て増幅器17の反転入力端に接続され、この増幅器の反転
入力端には抵抗16により負帰還が行なわれ、この増幅器
の出力端は出力端子18に接続されている。
る。上述したのと同じ信号波形は電圧現にも適用しうる
こと明らかである。第7a図は電圧源を有する回路を示
す。第7a図に示す回路は第3a図におけるのとほぼ同じで
あり、同じ符号は同じ意味を有する。トランジスタT2の
ソースには抵抗14が直列に設けられている。この抵抗14
の両端間の電圧降下は校正電流Idsに比例し、トランジ
スタT2のソースに接続された端子13に単位電圧Ｕとして
得られる。第7b図は、単位電圧U1，U2，U3……を合成す
る加算回路を示す。校正電圧源の端子13は抵抗15を介し
て増幅器17の反転入力端に接続され、この増幅器の反転
入力端には抵抗16により負帰還が行なわれ、この増幅器
の出力端は出力端子18に接続されている。
校正された信号、すなわち電圧或いは電流を合成する
上述した有利な方法、或いは合成信号中のスプリアス信
号を減少せしめるための合成信号の校正順序の上述した
有利な選択はいかなる個数の信号源にも、また信号源か
らの信号のいかなる可能な組合せにも適用しうる。
上述した有利な方法、或いは合成信号中のスプリアス信
号を減少せしめるための合成信号の校正順序の上述した
有利な選択はいかなる個数の信号源にも、また信号源か
らの信号のいかなる可能な組合せにも適用しうる。
第８図は５つの信号源を有する例を示しており、その
スプリアス信号i1〜i5を第8a図に示してある。これらの
５つの信号源は第8b図に示すように２つの方法で2:2:1
の比率で合成するか或いは第8c図に示すように3:1:1の
比率で合成する。第8b図における信号i13及びi24の時間
のずれD13及びD24の各々の平均値は（2/5）Tcであり、
従って半周期（1/2）Tcに最も近似している。これと同
じことが平均値（3/5）Tcを有する時間のずれD14及びD2
5についても言える。第8c図の信号i135の時間のずれD13
及びD15の平均値は（1/2）・（6/5）＝（3/5）Tcであ
り、これも半周期（1/2）Tcに最適に均似している。従
って、第8b及び8c図に示す例の合成信号では、繰返しレ
ートが二倍となっている。
スプリアス信号i1〜i5を第8a図に示してある。これらの
５つの信号源は第8b図に示すように２つの方法で2:2:1
の比率で合成するか或いは第8c図に示すように3:1:1の
比率で合成する。第8b図における信号i13及びi24の時間
のずれD13及びD24の各々の平均値は（2/5）Tcであり、
従って半周期（1/2）Tcに最も近似している。これと同
じことが平均値（3/5）Tcを有する時間のずれD14及びD2
5についても言える。第8c図の信号i135の時間のずれD13
及びD15の平均値は（1/2）・（6/5）＝（3/5）Tcであ
り、これも半周期（1/2）Tcに最適に均似している。従
って、第8b及び8c図に示す例の合成信号では、繰返しレ
ートが二倍となっている。
上述した合成例或いは校正順序はデジタル−アナログ
（Ｄ−Ａ）変換器に用いるのに極めて適している。第９
図は本発明による電流源回路を有するＤ−Ａ変換器の一
実施例を示す。本例は８ビットＤ−Ａ変換器である。こ
の変換器は18個の電流源を有する線図的に示す第１電流
源回路50を具えており、これら電流源の電流は前述した
ように補正回路51において基準電流源52からの基準電流
Irefにほぼ等しくされる。18個の出力電流のうちの１つ
の出力電流Irefは16個の電流源を有する第２電流源回路
60の補正回路61に対する基準電流として用いられ、これ
ら16個の電流源の電流も前述したように基準電流Irefに
等しくされる。この第２電流源回路における16の電流の
うちの15の電流が、電流の２進化列Iref,2Iref，……８
Irefが得られるように合成される。第１電流源回路50に
おける他の16の電流は16Irefを形成するように合成さ
れ、この電流16Irefは16個の電流源を有する第３電流源
回路70の補正回路71に基準電流として供給される。第３
電流源回路の16個の電流源の電流は前述したように電流
16Irefに等しくされる。この場合も、第３電流源回路70
の16の電流のうちの15の電流が、２進化列16Iref,32I
ref，……128Irefが得られるように合成される。電流源
回路60及び70の出力電流は既知のようにして用いられて
デジタル入力符号がアナログ出力信号に変換される。
（Ｄ−Ａ）変換器に用いるのに極めて適している。第９
図は本発明による電流源回路を有するＤ−Ａ変換器の一
実施例を示す。本例は８ビットＤ−Ａ変換器である。こ
の変換器は18個の電流源を有する線図的に示す第１電流
源回路50を具えており、これら電流源の電流は前述した
ように補正回路51において基準電流源52からの基準電流
Irefにほぼ等しくされる。18個の出力電流のうちの１つ
の出力電流Irefは16個の電流源を有する第２電流源回路
60の補正回路61に対する基準電流として用いられ、これ
ら16個の電流源の電流も前述したように基準電流Irefに
等しくされる。この第２電流源回路における16の電流の
うちの15の電流が、電流の２進化列Iref,2Iref，……８
Irefが得られるように合成される。第１電流源回路50に
おける他の16の電流は16Irefを形成するように合成さ
れ、この電流16Irefは16個の電流源を有する第３電流源
回路70の補正回路71に基準電流として供給される。第３
電流源回路の16個の電流源の電流は前述したように電流
16Irefに等しくされる。この場合も、第３電流源回路70
の16の電流のうちの15の電流が、２進化列16Iref,32I
ref，……128Irefが得られるように合成される。電流源
回路60及び70の出力電流は既知のようにして用いられて
デジタル入力符号がアナログ出力信号に変換される。
双方の場合、得られる16個の電流源I1〜I16からの出
力電流は、出力電流128Iref及び８Irefに対する電流
I1，I3，I5，I7，I9，I11，I13，I15と、64Iref及び４I
refに対する電流I4，I8，I12及びI16と、32Iref及び２I
refに対する電流I2及びI10と、16Iref及びIrefに対する
電流I6又は電流I14とから取出される。この出力電流の
取出しは第5a図に示す回路につき説明したのと同様にし
て行なわれる。
力電流は、出力電流128Iref及び８Irefに対する電流
I1，I3，I5，I7，I9，I11，I13，I15と、64Iref及び４I
refに対する電流I4，I8，I12及びI16と、32Iref及び２I
refに対する電流I2及びI10と、16Iref及びIrefに対する
電流I6又は電流I14とから取出される。この出力電流の
取出しは第5a図に示す回路につき説明したのと同様にし
て行なわれる。
本発明は上述した実施例に限定されず、例えば信号源
の校正のための補正回路は第２図に示す場合と異なるよ
うに構成でき、第3a図に示す電流源及び第7a図に示す電
圧源は種々に変形しうるものである。
の校正のための補正回路は第２図に示す場合と異なるよ
うに構成でき、第3a図に示す電流源及び第7a図に示す電
圧源は種々に変形しうるものである。
第１図は、校正される電流源を有する電流源回路の基本
構成を示す線図、 第２図は、構成される電流源を有する電流源回路の一具
体例を示す回路図、 第3a,3b及び3c図は、構成される電流源とこれに関連す
るスプリアス信号波形とを示す線図、 第4a,4b及び4c図は、構成される電流源の合成回路とこ
れに関連するスプリアス信号波形とを示す線図、 第5a,5b及び5c又は、本発明によって配置した構成され
る電流源とこれらに関連するスプリアス信号波形とを示
す線図、 第6a,6b,6c及び6d図は、本発明によって配置した校正さ
れる信号源のスプリアス信号波形の種々の例を示す波形
図、 第7a及び7b図は、電圧源及びこれを用いた加算回路を示
す回路図、 第8a,8b及び8c図は、本発明によって配置した校正され
る信号源のスプリアス信号波形の種々の例を示す波形
図、 第９図は、本発明による電流源回路を有するデジタル−
アナログ変換器の一例を示す構成図である。 2.1〜2.N＋１…電流源 3.1〜3.N＋１…制御入力端 ４…補正手段 ５…補正回路 ６…基準電流源 ７…スイッチング回路網 14…シフトレジスタ 15…クロック 20…合成手段 21〜28…電流源 50…第１電流源回路 51,61,71…補正回路 60…第２電流源回路 70…第３電流源回路
構成を示す線図、 第２図は、構成される電流源を有する電流源回路の一具
体例を示す回路図、 第3a,3b及び3c図は、構成される電流源とこれに関連す
るスプリアス信号波形とを示す線図、 第4a,4b及び4c図は、構成される電流源の合成回路とこ
れに関連するスプリアス信号波形とを示す線図、 第5a,5b及び5c又は、本発明によって配置した構成され
る電流源とこれらに関連するスプリアス信号波形とを示
す線図、 第6a,6b,6c及び6d図は、本発明によって配置した校正さ
れる信号源のスプリアス信号波形の種々の例を示す波形
図、 第7a及び7b図は、電圧源及びこれを用いた加算回路を示
す回路図、 第8a,8b及び8c図は、本発明によって配置した校正され
る信号源のスプリアス信号波形の種々の例を示す波形
図、 第９図は、本発明による電流源回路を有するデジタル−
アナログ変換器の一例を示す構成図である。 2.1〜2.N＋１…電流源 3.1〜3.N＋１…制御入力端 ４…補正手段 ５…補正回路 ６…基準電流源 ７…スイッチング回路網 14…シフトレジスタ 15…クロック 20…合成手段 21〜28…電流源 50…第１電流源回路 51,61,71…補正回路 60…第２電流源回路 70…第３電流源回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−146854（ＪＰ，Ａ) 特開 昭62−296626（ＪＰ，Ａ) 特表 平３−502864（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/74
Claims (2)
- 【請求項１】ほぼ同一形状の単位信号を発生する信号源
の群と、 特定の周期で循環する校正パターンに応じて信号源を校
正し、前記の単位信号が、前記の周期で循環するととも
に前記の校正パターンと一致する時間のずれを有する同
様な形状のスプリアス信号を有するようにすることによ
り、前記の信号源からの単位信号における相対偏差を減
少させる補正手段と、 複数個の信号源の複数個の単位信号を合成して出力信号
を形成する合成手段とを具える信号源回路において、 前記の補正手段及び合成手段のうちの少なくとも一方が
出力信号のための単位信号を選択するようになってお
り、この選択は、選択された単位信号のうちの１つの単
位信号のスプリアス信号に対する、この１つの単位信号
を除く前記の選択された単位信号のスプリアス信号の時
間のずれの平均値が、前記の周期の半分にできるだけ近
づき、且つ選択された全ての単位信号のスプリアス信号
の時間のずれの絶対値が互いに最大量相違するように行
われるようになっていることを特徴とする信号源回路。 - 【請求項２】請求項１に記載の信号源回路を有すること
を特徴とするデジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901755 | 1989-07-10 | ||
| NL8901755 | 1989-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369213A JPH0369213A (ja) | 1991-03-25 |
| JP3033988B2 true JP3033988B2 (ja) | 2000-04-17 |
Family
ID=19855000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179725A Expired - Lifetime JP3033988B2 (ja) | 1989-07-10 | 1990-07-09 | 信号源回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5021784A (ja) |
| EP (1) | EP0408115B1 (ja) |
| JP (1) | JP3033988B2 (ja) |
| KR (1) | KR100202355B1 (ja) |
| DE (1) | DE69013084T2 (ja) |
| HK (1) | HK41196A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444446A (en) * | 1993-07-01 | 1995-08-22 | Texas Instruments Incorporated | Apparatus and method for duplicating currents |
| JP3062035B2 (ja) * | 1995-03-31 | 2000-07-10 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | Ｄ／ａコンバータ |
| US5646619A (en) * | 1995-04-26 | 1997-07-08 | Lucent Technologies Inc. | Self-calibrating high speed D/A converter |
| US5760726A (en) * | 1996-08-23 | 1998-06-02 | Motorola, Inc. | Digital-to-analog converter with dynamic matching and bit splitting |
| US5955980A (en) * | 1997-10-03 | 1999-09-21 | Motorola, Inc. | Circuit and method for calibrating a digital-to-analog converter |
| US6583740B2 (en) * | 2001-11-21 | 2003-06-24 | Analog Devices, Inc. | Calibrated current source |
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