JPH01201725A - 算術論理演算回路 - Google Patents
算術論理演算回路Info
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- JPH01201725A JPH01201725A JP63025842A JP2584288A JPH01201725A JP H01201725 A JPH01201725 A JP H01201725A JP 63025842 A JP63025842 A JP 63025842A JP 2584288 A JP2584288 A JP 2584288A JP H01201725 A JPH01201725 A JP H01201725A
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- 238000012545 processing Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 8
- 238000007792 addition Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高速性が要求される演算ユニット等に用い
られる算術論理演算回路に関する。
られる算術論理演算回路に関する。
（従来の技術）
従来、マイクロコンピュータ等の情報処理装置にあって
は、算術演算あるいは論理演算等を実行してデータを処
理する算術論理演粋回路（ＡＬＵ）が備えられている。
は、算術演算あるいは論理演算等を実行してデータを処
理する算術論理演粋回路（ＡＬＵ）が備えられている。
第５図は従来から用いられているＡＬＵの構成図である
。第５図に示すＡＬＵは、２ビツト構成のＡＬＵであり
、入力Ａｏ 、Ｂｏの算術論理演算を行ない、その結果
を出力Ｆｏとして与える０ビツト目の演算処理部１と、
入力Ａ１．Ｂｔの算術論理演算を行ない、その結果を出
力Ｆ１として与える１ビツト目の演算処理部３とを有し
ている。
。第５図に示すＡＬＵは、２ビツト構成のＡＬＵであり
、入力Ａｏ 、Ｂｏの算術論理演算を行ない、その結果
を出力Ｆｏとして与える０ビツト目の演算処理部１と、
入力Ａ１．Ｂｔの算術論理演算を行ない、その結果を出
力Ｆ１として与える１ビツト目の演算処理部３とを有し
ている。
演算処理部１は、全加算器（ＦＡ）を備えている。全加
算器５は、算術論理演算を制御するｉｌ制御信号Ｓｏ
、Ｓ＋ 、３２の論理演算値と入力Ａｏ 。
算器５は、算術論理演算を制御するｉｌ制御信号Ｓｏ
、Ｓ＋ 、３２の論理演算値と入力Ａｏ 。
Ｂｏとの論理演算結果を加算人力Ｘｏ 、Ｙｏとし、こ
れらの加算結果を入力Ａｏ 、Ｂｏの算術論理演算結果
として、全加算器５の出力Ｆｏとしている。
れらの加算結果を入力Ａｏ 、Ｂｏの算術論理演算結果
として、全加算器５の出力Ｆｏとしている。
演算処理部３は、全加算器７を備えて演算処理部１と同
様に構成されており、入力Ａ＋ 、Ｂ＋に対して演算処
理部１と同様に機能する。
様に構成されており、入力Ａ＋ 、Ｂ＋に対して演算処
理部１と同様に機能する。
また、演算処理部１にはキャリーがキャリーＣｉｎとし
て与えられ、演算処理部３にはキャリーが上位側の演算
処理部１から与えられて、演算処理部３のキャリーはキ
ャリーＣｏｕｔとして出力される。
て与えられ、演算処理部３にはキャリーが上位側の演算
処理部１から与えられて、演算処理部３のキャリーはキ
ャリーＣｏｕｔとして出力される。
このような構成において、第５図に示すＡＬＵは、制−
信号Ｓｏ 、Ｂ＋ 、３２にしたがって演算処理部１，
３により、入力Ａｏ 、Ｂｏ及び入力Ａ＋ 、Ｂ＋ に
対して、第６図に示すような算術論理演算を行なう。な
お、第６図において、Ｘ印はその論理レベルは“０″あ
るいは“１″であってもかまわない（ｄｏｎ ’ ｔ
Ｃａｒｅ）とする。
信号Ｓｏ 、Ｂ＋ 、３２にしたがって演算処理部１，
３により、入力Ａｏ 、Ｂｏ及び入力Ａ＋ 、Ｂ＋ に
対して、第６図に示すような算術論理演算を行なう。な
お、第６図において、Ｘ印はその論理レベルは“０″あ
るいは“１″であってもかまわない（ｄｏｎ ’ ｔ
Ｃａｒｅ）とする。
第６図に示すような算術論理演算を複数ビットで行なう
場合に、算術演算では下位ビット側のキャリーを考慮し
て行なうわけであるが、論理演算ではキャリーは考慮さ
れずに行なわれる。したがって、第５図に示すように、
算術演算と論理演算を同一の全加算器５で行なうＡＬＵ
にあっては、算術演算と論理演算とでキャリー人力を制
御する必要がある。すなわち、論理演算を行なう場合に
は、全加算器５．７に与えられるキャリーを強制的にＯ
″にしなければならない。
場合に、算術演算では下位ビット側のキャリーを考慮し
て行なうわけであるが、論理演算ではキャリーは考慮さ
れずに行なわれる。したがって、第５図に示すように、
算術演算と論理演算を同一の全加算器５で行なうＡＬＵ
にあっては、算術演算と論理演算とでキャリー人力を制
御する必要がある。すなわち、論理演算を行なう場合に
は、全加算器５．７に与えられるキャリーを強制的にＯ
″にしなければならない。
このため、下位側のキャリーを、制御信＠Ｓ２の反転信
号を一方の入力としてそれぞれの全加算器５．７に対応
したＡＮＤ （論理積）ゲート９゜１１を介して、それ
ぞれの全加算器５．７に与えるようにしている。すなわ
ち、論理演算を行なう場合にあっては、制御信号Ｓ２を
°°１′ルベルとして、それぞれのＡＮＤゲート９，１
１の出力を下位側のキャリーの論理レベルにかかわらず
”０”レベルとしている。
号を一方の入力としてそれぞれの全加算器５．７に対応
したＡＮＤ （論理積）ゲート９゜１１を介して、それ
ぞれの全加算器５．７に与えるようにしている。すなわ
ち、論理演算を行なう場合にあっては、制御信号Ｓ２を
°°１′ルベルとして、それぞれのＡＮＤゲート９，１
１の出力を下位側のキャリーの論理レベルにかかわらず
”０”レベルとしている。
（発明が解決しようとする課題）
上記した構成にあっては、算術演算を行なう場合に、下
位側のキャリーがＡＮＤゲートを介して上位側に伝播す
ることになる。このため、ＮヒツトのＡＬＵを構成しよ
うとする場合には、Ｎ個のＡＮＤゲートがシリアルに接
続されるため、キャリーを高速に伝播させることは困難
であった。
位側のキャリーがＡＮＤゲートを介して上位側に伝播す
ることになる。このため、ＮヒツトのＡＬＵを構成しよ
うとする場合には、Ｎ個のＡＮＤゲートがシリアルに接
続されるため、キャリーを高速に伝播させることは困難
であった。
特に、このことは、処理しようとするビット数が多い場
合に、より一層顕著なものとなる。
合に、より一層顕著なものとなる。
したがって、ＡＬＵの高速化は、キャリ伝播の高速化を
行なうことで実現することができるため、第５図に示し
たような構成で多ビツト入力のＡＬＵを構成した場合に
は、演算処理の高速化が非常に困難であるという問題が
あった。
行なうことで実現することができるため、第５図に示し
たような構成で多ビツト入力のＡＬＵを構成した場合に
は、演算処理の高速化が非常に困難であるという問題が
あった。
さらに、従来にあっては、算術演算及論理演算のそれぞ
れの特徴であるキャリー伝播の有無を有効に活用してい
ないため、算術演算を制御する制御信号となるマイクロ
コードのビット割り付けが複雑になり、制御が困難にな
るという問題があった。
れの特徴であるキャリー伝播の有無を有効に活用してい
ないため、算術演算を制御する制御信号となるマイクロ
コードのビット割り付けが複雑になり、制御が困難にな
るという問題があった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、制御が容易で演算処理の高
速化を達成し得る算術論理演算回路を捉供することにあ
る。
、その目的とするところは、制御が容易で演算処理の高
速化を達成し得る算術論理演算回路を捉供することにあ
る。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、入力情報の算
術演算及び論理演算に共通な演算処理を行なう演算回路
と、前記演算回路の出力を受けて論理演算を行ない、入
力情報の論理演算結果を入力情報の演算内容を決定する
制御信号にしたがって出力する論理演算結果と、前記演
算回路の出力と下位側から与えられる桁上げ信号〈キャ
リー）とを受けて算術演算を行ない、入力情報の算術演
算結果を前記制御信号にしたがって出力し、算術演算結
果に応じてキャリーを上位側に与える算術演算回路とか
ら構成される。
術演算及び論理演算に共通な演算処理を行なう演算回路
と、前記演算回路の出力を受けて論理演算を行ない、入
力情報の論理演算結果を入力情報の演算内容を決定する
制御信号にしたがって出力する論理演算結果と、前記演
算回路の出力と下位側から与えられる桁上げ信号〈キャ
リー）とを受けて算術演算を行ない、入力情報の算術演
算結果を前記制御信号にしたがって出力し、算術演算結
果に応じてキャリーを上位側に与える算術演算回路とか
ら構成される。
（作用）
上記構成において、この発明は、算術演算の処理及び出
力経路と、論理演算の処理及び出力経路を別々にして、
下位側から与えられるキャリーにかかわらず論理演算を
行なうようにしている。
力経路と、論理演算の処理及び出力経路を別々にして、
下位側から与えられるキャリーにかかわらず論理演算を
行なうようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る算術論理演算回路の
構成を示す図である。同図に示す算術論理演算回路（Ａ
ＬＵ＞は、マンチェスタ型の加算回路を基本として、算
術演算と論理演算の演算結果をそれぞれ別々の経路から
得るようにし、これらの別々の経路から得られた演算結
果を選択して出力するようにしており、下位側のキャリ
ーに依らず論理演算を行なうようにしている。
構成を示す図である。同図に示す算術論理演算回路（Ａ
ＬＵ＞は、マンチェスタ型の加算回路を基本として、算
術演算と論理演算の演算結果をそれぞれ別々の経路から
得るようにし、これらの別々の経路から得られた演算結
果を選択して出力するようにしており、下位側のキャリ
ーに依らず論理演算を行なうようにしている。
第１図において、ＡＬＵは入力を（Ａｏ 、 Ｂｏ ）
及び（Ａ＋ 、Ｂｔ ）とし、それぞれの入力に対する
出力をＦｏ 、Ｆ＋ とする２ビツト構成のものであり
、キャリー人力をＣＩＮとし、キャリー出力をＣｏｕｔ
としている。
及び（Ａ＋ 、Ｂｔ ）とし、それぞれの入力に対する
出力をＦｏ 、Ｆ＋ とする２ビツト構成のものであり
、キャリー人力をＣＩＮとし、キャリー出力をＣｏｕｔ
としている。
ＡＬＬＪは、入力Ａｏ 、Ｓｏを受けて演算結果を出力
Ｆｏとして与えるＯビット目の演算部１５と、入力Ａ１
．８＋を受けて演算結果を出力Ｆ１として与える１ビツ
ト目の演算部１７と、ＡＬｔＪの演算処理ヲ制御ＬｒＭ
ＶＡ、ＭＶＢ、ＸＯＲ，ＣＯＮ、ＯＲ，ＡＮＤで示され
る制御信号を受けて、演算部１５．１７に制御信号を与
える論理ゲートから構成されている。なお、演算部１５
と演算部１７とは、同一に構成されて同様に機能し、演
算部１７の説明は演算部１５の説明にかえて省略する。
Ｆｏとして与えるＯビット目の演算部１５と、入力Ａ１
．８＋を受けて演算結果を出力Ｆ１として与える１ビツ
ト目の演算部１７と、ＡＬｔＪの演算処理ヲ制御ＬｒＭ
ＶＡ、ＭＶＢ、ＸＯＲ，ＣＯＮ、ＯＲ，ＡＮＤで示され
る制御信号を受けて、演算部１５．１７に制御信号を与
える論理ゲートから構成されている。なお、演算部１５
と演算部１７とは、同一に構成されて同様に機能し、演
算部１７の説明は演算部１５の説明にかえて省略する。
次に、入力Ａ、Ｂに対して、演算部１５．１７を構成す
るそれぞれのゲート回路の出力及びキャリーの論理を、
示す第２図及びそれぞれの制御信号に対する演算部１５
．１７の出力と機能を示す第３図を参照して、演算部１
５の構成及び作用を説明する。なお、第２図において、
＊印は下位側のキャリーが上位側に伝播することを表わ
しており、第３図において、Ｘ印は“ｄｏｎ ’ ｔ
Ｃａｒｅ″を表わすものとする。
るそれぞれのゲート回路の出力及びキャリーの論理を、
示す第２図及びそれぞれの制御信号に対する演算部１５
．１７の出力と機能を示す第３図を参照して、演算部１
５の構成及び作用を説明する。なお、第２図において、
＊印は下位側のキャリーが上位側に伝播することを表わ
しており、第３図において、Ｘ印は“ｄｏｎ ’ ｔ
Ｃａｒｅ″を表わすものとする。
演算部１５は、算術演算及び論理演算に対して共通に用
いられる排他的論理和（ＸＯＲ）ゲート２１．２３、否
定論理積（ＮＡＮＤ）ゲート２５、否定論理和（ＮＯＲ
）ゲート２７を有している。
いられる排他的論理和（ＸＯＲ）ゲート２１．２３、否
定論理積（ＮＡＮＤ）ゲート２５、否定論理和（ＮＯＲ
）ゲート２７を有している。
入力Ａｏ 、ＳｏはＸＯＲゲート２１に与えられており
、ＸＯＲゲート２１の出力は、制御信号ＣＯＮが一方の
入力に与えられているＸＯＲゲート２３の他方の入力に
与えられる。したがって、ＸＯＲゲート２３の出力ａは
、制御信号ＣＯＮが“Ｏ”レベルの時は、Ａｏ■Ｂｏ
（但し、■は排他的論理和を表わすものとする）とな
り、制御信号ＣＯＮが“１”レベルの時には、ＡＯ■Ｂ
ｏとなる。
、ＸＯＲゲート２１の出力は、制御信号ＣＯＮが一方の
入力に与えられているＸＯＲゲート２３の他方の入力に
与えられる。したがって、ＸＯＲゲート２３の出力ａは
、制御信号ＣＯＮが“Ｏ”レベルの時は、Ａｏ■Ｂｏ
（但し、■は排他的論理和を表わすものとする）とな
り、制御信号ＣＯＮが“１”レベルの時には、ＡＯ■Ｂ
ｏとなる。
ＸＯＲゲート２３の出力は、キャリーＣＩＮが一方の入
力に与えられる否定排他的論理和（ＮＸＯＲ）ゲート２
９の他方の入力に与えられている。
力に与えられる否定排他的論理和（ＮＸＯＲ）ゲート２
９の他方の入力に与えられている。
ＮＯＲゲート２９の出力は、入力信号を反転して出力す
るトライステート型の反転ゲート３１に与えられ、その
出力はキャリーＣＩＮを含む入力Ａｏ 、Ｂｏの算術演
算結果として演算部１５の出力Ｆｏとなる。すなわち、
ＸＯＲゲート２１，２３、ＮＸＯＲゲート２９及び反転
ゲート３１により、制御信号が“０″レベルの場合には
、入力Ａｏ 、Ｂｏの加算が行なわれ、制御信号が“１
”レベルの場合には、入力Ａｏ 、Ｂｏの減算が行なわ
れる。
るトライステート型の反転ゲート３１に与えられ、その
出力はキャリーＣＩＮを含む入力Ａｏ 、Ｂｏの算術演
算結果として演算部１５の出力Ｆｏとなる。すなわち、
ＸＯＲゲート２１，２３、ＮＸＯＲゲート２９及び反転
ゲート３１により、制御信号が“０″レベルの場合には
、入力Ａｏ 、Ｂｏの加算が行なわれ、制御信号が“１
”レベルの場合には、入力Ａｏ 、Ｂｏの減算が行なわ
れる。
このような算術演算において、キャリーは、トランス７
１ゲート３５及びキャリー生成回路３７によって生成さ
れる。トランスファゲート３５は、ゲートがＸＯＲゲー
ト２３の出力に接続されたＮチャネルのＦＥＴ （電界
効果トランジスタ） （以下、ｒＮＦＥＴＪと呼ぶ）３
９と、ゲートがＸＯＲゲート２３の出力を反転する反転
ゲート４１の出力に接続されたＰチャネルのＦＥＴ （
以下、ＩＦ’ＦＥＴＪと呼ぶ）とが相互に並列接続され
て構成されており、キャリーが伝播されるキャリーライ
ン４５に挿入され、キャリーＣＩＮを演−締部１７に伝
播させるゲートとなる。
１ゲート３５及びキャリー生成回路３７によって生成さ
れる。トランスファゲート３５は、ゲートがＸＯＲゲー
ト２３の出力に接続されたＮチャネルのＦＥＴ （電界
効果トランジスタ） （以下、ｒＮＦＥＴＪと呼ぶ）３
９と、ゲートがＸＯＲゲート２３の出力を反転する反転
ゲート４１の出力に接続されたＰチャネルのＦＥＴ （
以下、ＩＦ’ＦＥＴＪと呼ぶ）とが相互に並列接続され
て構成されており、キャリーが伝播されるキャリーライ
ン４５に挿入され、キャリーＣＩＮを演−締部１７に伝
播させるゲートとなる。
キャリー生成回路３７は、反転ゲート４１の出力すと入
力Ａｏを入力とするＮＡＮＤゲート２５の出力ｄをゲー
トで受けるＰＦＥ、Ｔ４７と、ＸＯＲゲート２３の出力
と入力Ａｏを入力とするＮＯＲゲート２７の出力Ｃをゲ
ートで受けるＮＦＥＴ４９とが、高位電圧源と低位電圧
源との間に直列接続され、その接続点がキャリーライン
４５に接続されて構成されており、演算部１５で行なわ
れる算術演算のキャリーを生成するものである。
力Ａｏを入力とするＮＡＮＤゲート２５の出力ｄをゲー
トで受けるＰＦＥ、Ｔ４７と、ＸＯＲゲート２３の出力
と入力Ａｏを入力とするＮＯＲゲート２７の出力Ｃをゲ
ートで受けるＮＦＥＴ４９とが、高位電圧源と低位電圧
源との間に直列接続され、その接続点がキャリーライン
４５に接続されて構成されており、演算部１５で行なわ
れる算術演算のキャリーを生成するものである。
このようなトランスファーゲート３５とキャリー生成回
路３７は、入力Ａｏ 、Ｂｏ及び制御信号ＣＯＮで決定
されるそれぞれのゲートの出力ａ。
路３７は、入力Ａｏ 、Ｂｏ及び制御信号ＣＯＮで決定
されるそれぞれのゲートの出力ａ。
ｂ、ｃ、ｄにより制御されており、これにより演算部１
５のキャリー出力ｅは第２図に示すようになる。
５のキャリー出力ｅは第２図に示すようになる。
次に、演算部１５における論理演算について説明する。
入力Ａｏ 、Ｂｏに対する論理積は、制御信号ＣＯＮを
゛°０″レベルとして、ＮＡＮＯゲート２５の出力を制
御信号ＡＮＤ及びその反転信号により導通制御されるト
ランスファゲート５１を介してトライステート型の反転
ゲート５３に与え、この反転ゲート３３の出力として得
ている。反転ゲート５３は、制御信号ＡＮＤ及びその反
転信号によって導通制御されている。
゛°０″レベルとして、ＮＡＮＯゲート２５の出力を制
御信号ＡＮＤ及びその反転信号により導通制御されるト
ランスファゲート５１を介してトライステート型の反転
ゲート５３に与え、この反転ゲート３３の出力として得
ている。反転ゲート５３は、制御信号ＡＮＤ及びその反
転信号によって導通制御されている。
入力Ａｏ 、Ｂｏに対する排他的論理和は、ｖ制御信号
ＣＯＮを“１″レベルとして、ＸＯＲゲート２３の出力
をトライステート型の反転ゲート５５によって反転し、
この反転ゲート５５の出力として得ている。
ＣＯＮを“１″レベルとして、ＸＯＲゲート２３の出力
をトライステート型の反転ゲート５５によって反転し、
この反転ゲート５５の出力として得ている。
入力Ａｏ 、Ｂｏに対する論理和は、制御信号ＣＯＮを
“０ルベルとして、ＮＯＲゲート２７の出力を制御信号
ＯＲ及びその反転信号により導通制御されるトランスフ
ァゲート５７を介してトライステート型の反転ゲート５
つに与え、この反転ゲート５９の出力として得ている。
“０ルベルとして、ＮＯＲゲート２７の出力を制御信号
ＯＲ及びその反転信号により導通制御されるトランスフ
ァゲート５７を介してトライステート型の反転ゲート５
つに与え、この反転ゲート５９の出力として得ている。
また、制御信号ＭＶＡを“１″レベルとして、入力Ａｏ
を制御信号ＡＮＤの反転信号によって導通制御されるト
ライステート型の反転ゲート６１及び反転ゲート５３を
介して得ることにより、入力Ａｏの転送を行なっている
。さらに、制御信号ＭＶＢを゛１″レベルとして、入力
Ｂｏを制御信号ＯＲの反転信号によって導通制御される
トライステート型の反転ゲート６３及び反転ゲート５９
を介して得ることにより、入力ＢＯの転送を行なってい
る。
を制御信号ＡＮＤの反転信号によって導通制御されるト
ライステート型の反転ゲート６１及び反転ゲート５３を
介して得ることにより、入力Ａｏの転送を行なっている
。さらに、制御信号ＭＶＢを゛１″レベルとして、入力
Ｂｏを制御信号ＯＲの反転信号によって導通制御される
トライステート型の反転ゲート６３及び反転ゲート５９
を介して得ることにより、入力ＢＯの転送を行なってい
る。
このような算術演算及び論理演算の演算結果を出力する
反転ゲート３１，５３．５５．５９は、制御信号ＭＶＡ
、ＭＶＢ、ＸＯＲ，ＯＲ，ＡＮＤにしたがって導通制御
されている。
反転ゲート３１，５３．５５．５９は、制御信号ＭＶＡ
、ＭＶＢ、ＸＯＲ，ＯＲ，ＡＮＤにしたがって導通制御
されている。
反転ゲート５３は、制御信号ＭＶＡ、ＡＮＤを入力とす
るＯＲゲート６５の出力により、出力Ｆｏが第３図に示
すような演算結果となるように導通制御される。反転ゲ
ート５５は、制御信号ＸＯＲにより導通制御されて、排
他的論理和の演算結果を出力するときにのみ導通状態と
なる。反転ゲート５９は、制御信号ＭＶＢ、ＯＲを入力
とするＯＲゲート６７の出力により、出力Ｆｏが第３図
に示すような演算結果となるように導通制御される。反
転ゲート３１は、ＯＲゲート６５．６７の出力及び制御
信号ＸＯＲを入力とするＮＯＲゲート６９の出力により
、算術演算結果を出力するときにのみ導通状態となるよ
うに導通制御される。
るＯＲゲート６５の出力により、出力Ｆｏが第３図に示
すような演算結果となるように導通制御される。反転ゲ
ート５５は、制御信号ＸＯＲにより導通制御されて、排
他的論理和の演算結果を出力するときにのみ導通状態と
なる。反転ゲート５９は、制御信号ＭＶＢ、ＯＲを入力
とするＯＲゲート６７の出力により、出力Ｆｏが第３図
に示すような演算結果となるように導通制御される。反
転ゲート３１は、ＯＲゲート６５．６７の出力及び制御
信号ＸＯＲを入力とするＮＯＲゲート６９の出力により
、算術演算結果を出力するときにのみ導通状態となるよ
うに導通制御される。
すなわち、それぞれの制御信号を第３図に示すように設
定して、それぞれの反転ゲート３１，５３．５５．５９
の出力を選択することにより、入力Ａｏ 、Ｓｏに対す
る算術論理演算結果を得るようにしている。
定して、それぞれの反転ゲート３１，５３．５５．５９
の出力を選択することにより、入力Ａｏ 、Ｓｏに対す
る算術論理演算結果を得るようにしている。
このように、算術演算と論理演算の出力経路を別々とし
、下位側から与えられるキャリーによらず論理演算を行
なうようにしているので、論理演算時にキャリーを制御
するようなゲート回路は不要となる。これにより、キャ
リーを高速に伝播させることが可能となり、算術演算を
高速に行なうことができるようになる。
、下位側から与えられるキャリーによらず論理演算を行
なうようにしているので、論理演算時にキャリーを制御
するようなゲート回路は不要となる。これにより、キャ
リーを高速に伝播させることが可能となり、算術演算を
高速に行なうことができるようになる。
また、論理演算と算術演算を行なうゲート回路を一部共
有化して簡単化したので、素子数の低減及び演算処理の
高速化を図ることができる。
有化して簡単化したので、素子数の低減及び演算処理の
高速化を図ることができる。
さらに、算術演算を制御する制御信号のビット構成を高
速にデコードすることが可能な構成にすることができる
とともに、比較的高速処理が要求されない論理演算を制
御する制御信号のビット構成を、複雑にビット割り付け
るすことができる。
速にデコードすることが可能な構成にすることができる
とともに、比較的高速処理が要求されない論理演算を制
御する制御信号のビット構成を、複雑にビット割り付け
るすことができる。
これにより、第５図に示すように、１クロツタの信号で
制御信号をデコードする場合には、従来に比べて、演算
処理を大きなマージンをもって高速に行なうことができ
る。
制御信号をデコードする場合には、従来に比べて、演算
処理を大きなマージンをもって高速に行なうことができ
る。
またさらに、入力Ａｏ、Ｂｏ及び入力Ａ＋ 。
Ｂ１をセレクタ回路を介して演算部１５．１７に与える
ことにより、Ｆ＝Ａ、Ｆ＝Ｂ、Ｆ＝Ａ＋１゜Ｆ ＝ Ｂ
＋ １等の出力を得ることが可能となり、さらに演算
機能を多様化することができる。さらに、第１図に示し
た構成にキャリー先見回路（ＣＬＡ。
ことにより、Ｆ＝Ａ、Ｆ＝Ｂ、Ｆ＝Ａ＋１゜Ｆ ＝ Ｂ
＋ １等の出力を得ることが可能となり、さらに演算
機能を多様化することができる。さらに、第１図に示し
た構成にキャリー先見回路（ＣＬＡ。
Ｃａｒｒｙ Ｌ ｏｏｋ Ａ ｈｅａｄ）を付加する
ことにより、演算処理をより一層高速化することができ
るようになる。
ことにより、演算処理をより一層高速化することができ
るようになる。
〔発明の効果］
以上説明したように、この発明によれば、算術演算の処
理及び出力経路と、論理演算の処理及び出力経路を別々
にして、下位側から与えられるキャリーによりず論理演
算を行なうようにしたので、下位側から与えられるキャ
リーを、算術演算時と論理演算時とで異なる制御を行な
い上位側に与える構成は不要となる。これにより、キャ
リーを高速に伝播させることが可能となり、制御が容易
で高速に演算処理を行なう算術論理演算回路を提供する
ことができる。
理及び出力経路と、論理演算の処理及び出力経路を別々
にして、下位側から与えられるキャリーによりず論理演
算を行なうようにしたので、下位側から与えられるキャ
リーを、算術演算時と論理演算時とで異なる制御を行な
い上位側に与える構成は不要となる。これにより、キャ
リーを高速に伝播させることが可能となり、制御が容易
で高速に演算処理を行なう算術論理演算回路を提供する
ことができる。
第１図はこの発明の一実施例に係わる算術論理演算回路
の構成図、第２図及び第３図は第１図に示す回路の作用
説明図、第４図は第１図に示す回路及び従来の算術論理
演算回路のタイミングチャート図、第５図は従来の算術
論理演算回路の一例を示す構成図、第６図は第５図に示
す回路の作用説明図である。 １５．１７・・・演算処理部 ２１．２３・・・排他的論理和ゲート ２５・・・否定論理積ゲート ２７・・・否定論理和ゲート ２９・・・否定排他的論理和ゲート ３１．５３．５５．５９・・・反転ゲート３５．５１．
５７・・・トランスファゲート３７・・・キャリー生成
回路 Ａｏ、Ｂｏ、Ａ＋、Ｂ＋・”入力データＣＩＮ、ＭＮＡ
、ＭＶＢ、ＸＯＲ，ＣＯＮ。 ＯＲ，ＡＮＤ・・・制御信号
の構成図、第２図及び第３図は第１図に示す回路の作用
説明図、第４図は第１図に示す回路及び従来の算術論理
演算回路のタイミングチャート図、第５図は従来の算術
論理演算回路の一例を示す構成図、第６図は第５図に示
す回路の作用説明図である。 １５．１７・・・演算処理部 ２１．２３・・・排他的論理和ゲート ２５・・・否定論理積ゲート ２７・・・否定論理和ゲート ２９・・・否定排他的論理和ゲート ３１．５３．５５．５９・・・反転ゲート３５．５１．
５７・・・トランスファゲート３７・・・キャリー生成
回路 Ａｏ、Ｂｏ、Ａ＋、Ｂ＋・”入力データＣＩＮ、ＭＮＡ
、ＭＶＢ、ＸＯＲ，ＣＯＮ。 ＯＲ，ＡＮＤ・・・制御信号
Claims (1)
- 【特許請求の範囲】 入力情報の算術演算及び論理演算に共通な演算処理を行
なう演算回路と、 前記演算回路の出力を受けて論理演算を行ない、入力情
報の論理演算結果を入力情報の演算内容を決定する制御
信号にしたがって出力する論理演算回路と、 前記演算回路の出力と下位側から与えられる桁上げ信号
（キャリー）とを受けて算術演算を行ない、入力情報の
算術演算結果を前記制御信号にしたがつて出力し、算術
演算結果に応じてキャリーを上位側に与える算術演算回
路と、 を有することを特徴とする算術論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025842A JPH0776913B2 (ja) | 1988-02-08 | 1988-02-08 | 算術論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025842A JPH0776913B2 (ja) | 1988-02-08 | 1988-02-08 | 算術論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201725A true JPH01201725A (ja) | 1989-08-14 |
| JPH0776913B2 JPH0776913B2 (ja) | 1995-08-16 |
Family
ID=12177103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025842A Expired - Lifetime JPH0776913B2 (ja) | 1988-02-08 | 1988-02-08 | 算術論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776913B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153051A (en) * | 1979-05-17 | 1980-11-28 | Hitachi Ltd | Arithmetic control system |
| JPS57197649A (en) * | 1976-05-03 | 1982-12-03 | Ibm | Arithmetic logic device |
-
1988
- 1988-02-08 JP JP63025842A patent/JPH0776913B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197649A (en) * | 1976-05-03 | 1982-12-03 | Ibm | Arithmetic logic device |
| JPS55153051A (en) * | 1979-05-17 | 1980-11-28 | Hitachi Ltd | Arithmetic control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0776913B2 (ja) | 1995-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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