JPH01200463A - プロセッサ間のデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作 （ｉ）共通ＲＡＭへのデータ書込み動作（ｉｉ　）共通
ＲＡＭからのデータ 読出し動作 ■、実施例のまとめ ■１発明の変形態様 発明の効果 〔概　要］ 複数のプロセッサ間でデータの入出力を行なうようにし
たプロセッサ間のデータ転送方式に関し、データ転送に
要する時間を短（することを目的とし、 データ処理を行なう第１処理手段と、データ処理を行な
う第２処理手段と、データを格納する格納手段と、第１
処理手段が扱うデータを格納手段に供給する書込み手段
と、格納手段に格納されたデータを第２処理手段に供給
する読出し手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、プロセッサ間のデータ転送方式に関し、特に
、複数のプロセッサ間でデータの人出力を行なうように
したプロセッサ間のデータ転送方式に関するものである
。

〔従来の技術〕

複数のプロセッサを備えた装置においては、各プロセッ
サが個別にデータ処理を行なうと共に、プロセッサ間で
データのやりとりを行なう必要がある。

例えば、複数のプロセッサを備えた装置としてデータ通
信時に信号の変復調を行なうモデムを、プロセッサとし
てディジタル信号処理プロセ・ンサ（以後ＤＳＰと称す
る）を考える。

通信時のデータの歪みを補正するものに、モデム内のト
ランスバーサルフィルタがある。トランスバーサルフィ
ルタは、順次入力されるデータに重み付けを行なって加
算を行なうが、このときの演算を行なうものがＤＳＰで
ある。

通信デー７タの周波数特性によっては、トランスバーサ
ルフィルタのタップ数を百以上にしてデータの歪みを補
正する場合があるが、この補正を実時間処理するために
、複数（例えば１０個）のＤＳＰで並行して演算を行な
う。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、並行して演算
した結果をＤＳＰ間でやりとりする必要がしばしば生じ
る。１つのＤＳＰから他のＤＳＰにデータを転送する方
法としては、転送元のＤＳＰの出力ポートに単にデータ
を出力する方法や、データ転送先のＤＳＰ内のＲＡＭに
データを書き込む方法（直接メモリアクセス方式）等が
あるが、何れも効率的ではなく、データ転送に時間がか
かるという問題点があった。

特に、トランスバーサルフィルタにおいては、通信デー
タを実時間処理する必要があるため、ＤＳＰ間のデータ
転送に時間がかかると、歪みの補正に要する時間が少な
くなり、結果として、モデムの伝送特性の劣化を生じる
。

本発明は、このような点にかんがみて創作されたもので
あり、プロセッサ間のデータ転送に要する時間を低減す
るようにしたプロセッサ間のデータ転送方式を提供する
ことを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のプロセッサ間のデータ転送方式の原
理ブロック図である。

図において、第１処理手段１１１は、データ処理を行な
う。

第２処理手段１５１はデータ処理を行なう。

格納手段１３１は、データを格納する。

書込み手段１２１は、第１処理手段１１１が扱うデータ
を格納手段１３１に供給する。

読出し手段１４１は、格納手段１３１に格納されたデー
タを第２処理手段１５１に供給する。

従って、全体として、第１処理手段１１１が処理したデ
ータを格納手段１３１に格納した後、第２処理手段１５
１に供給するように構成されている。

〔作　用〕

第１処理手段１１１及び第２処理手段１５１はデータ処
理を行なう。

第１処理手段１１１で処理したデータは書込み手段１２
１によって格納手段１３１に供給され、格納手段１３１
は、書込み手段１２１から供給されたデータを格納する
。

読出し手段１４１は、格納手段１３１に格納されたデー
タを第２処理手段１５１に供給する。

本発明にあっては、第１処理手段１１１が処理したデー
タを格納手段１３１に格納し、その後、そのデータを第
２処理手段１５１に供給することにより、プロセッサ間
のデータ転送に要する時間を低減することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明のプロセッサ間のデータ転送方式を適
用した一実施例の全体構成を示す。また、第３図は実施
例の詳細構成を示す。

■、実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示して
おく。

第１処理手段１１１は、プロセッサ３１１に相当する。

書込み手段１２１は、バッファ３２工、ナントゲート３
２３．バッファ３２５．アンドゲート３２７に相当する
。

格納手段１３１は、共通ＲＡＭ２３１に相当する。

読出し手段１４１は、バッファ３４１．ナントゲート３
４３．バッファ３４５．アンドゲート３４７に相当する
。

第２処理手段１５１は、プロセッサ３５１に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■、実施例の構成 第２図において、本発明のプロセッサのデータ転送方式
を適用したモデムは、モデム全体の制御を行なうマイク
ロプロセッサユニット（ＭＰＵ）２０１と、データの演
算を行なうための５個のＤＳＰ２１１，２５１，２５３
，２５５，２５７と、プロセッサ（ＭＰＵ２０１．ＤＳ
Ｐ２１１等）間で転送するデータを格納するための共通
ＲＡＭ２３１とを備えている。尚、本発明に直接関係し
ない他の構成部（変復調部等）は省略した。

ＭＰＵ２０１は、共通ＲＡＭ２３１をアクセス（データ
の入出力）することができ、同様に、各ＤＳＰも共通Ｒ
ＡＭ２３１をアクセスすることができる。

第３図は、第２図におけるＤＳＰ２１１とＤＳＰ２５１
及び共通ＲＡＭ２３１の詳細な構成及び接続関係を示す
。

図において、ＤＳＰ２１１は、ＤＳＰ２１１の全体の制
御及びデータの演算を行なうためのプロセッサ３１１と
、プロセッサ３１１が処理を行なうデータを格納するＲ
ＡＭ３１５と、プロセッサ３１１が外部の共通ＲＡＭ２
３１とデータの入出力を行なうための双方向のバッファ
３２１と、プロセッサ３１１が外部の共通ＲＡＭ２３１
にアドレスデータを供給するためのバッファ３２５と、
ナントゲート３２３と、アンドゲート３２７とを備えて
いる。

プロセッサ３１１のデータ端子ＤＯ〜Ｄ１５（１６ビツ
トとする）は、バッファ３２１の入出力端子ａ及びＲＡ
Ｍ３１５のデータ端子Ｄｏ−Ｄｉ５と接続されている。

プロセッサ３１１のアドレス端子ＡＯ〜Ａ９　（１０ビ
ツトとする）は、バッファ３２５の第１入力端子ａ１及
びＲＡＭ３１５のアドレス端子ＡＯ−Ａ９と接続されて
いる。

また、プロセッサ３１１のアドレス端子の第８ビツトは
ナントゲート３２３の一方の入力端に、第９ビツトはナ
ントゲート３２３の他方の入力端に接続されており、ナ
ントゲート３２３の出力は、バッファ３２１の制御端子
Ｇ、バッファ３２５の制御端子Ｇ及びインバータ３１３
を介してＲＡＭ３１５のチップセレクト端子Ｃ３に共通
に入力される。

更に、プロセッサ３１１のライト信号（負論理）は、ア
ンドゲート３２７の一方の入力端、バッファ３２５の第
３入力端子ａ３及びバッファ３２１の制御端子ＤＩＲに
共通に入力される。アントゲ−）３２７の他方の入力端
にはプロセッサ３１１のアドレス端子の第６ビツトが接
続されており、アンドゲート３２７の出力は、パ゛ツフ
ァ３２５の第２入力端子ａ２に入力される。

バッファ３２１の入出力端子すは共通ＲＡＭ２３１のデ
ータ端子Ｄｏ−Ｄ１５と接続されている。

バッファ３２５の第１出力端子ｙ１は共通ＲＡＭ２３１
のアドレス端子ＡＯ−Ａ６と、バッファ３２５の第２出
力端子ｙ２は共通ＲＡＭ２３１のチップセレクト端子＊
Ｃ８と、バッファ３２５の第３出力端子ｙ３は共通ＲＡ
Ｍ２３１のライトイネーブル端子＊ＷＥと接続されてい
る。

尚、「＊」を付した端子（＊Ｃ３，＊ＷＥ等）は、入力
端子あるいは出力端子が負論理であることを示している
。

ＤＳＰ２５１は、プロセッサ３５１．バッファ３４１．
３４５．ＲＡＭ３５５．ナントゲート３４３、アンドゲ
ート３４７．インバータ３５３を備えており、ＤＳＰ２
１１と同様の接続関係であるものとする。更に、バッフ
ァ３４１及びバッファ３４５は、共通ＲＡＭ２３１と接
続されている。

■、実施例の動作 次に、上述した本発明実施例のプロセッサのデータ転送
方式の動作を説明する。

（ｉ）共通ＲＡＭへのデータ書込み動作最初に、ＤＳＰ
２１１からＤＳＰ２５１にデータを転送するために、プ
ロセッサ３１１から共通ＲＡＭ２３１にデータの書込み
を行なう。

先ず、ＤＳＰ２１１内のプロセッサ３１１は、アドレス
データの第８ビツトと第９ビツトの少なくとも一方を“
０°゛にする。アドレスデータの第８ビツトと第９ビツ
トは、ナントゲート３２３の２つの入力端に入力されて
おり、何れか一方のビットが“０″”のときにナントゲ
ート３２３の出力は°“１゛になる。ナントゲート３２
３の出力“１゛は、バッファ３２１及びバッファ３２５
のそれぞれの制御端子Ｇに入力される。制御端子Ｇにデ
ータ“ｌｏ”が入力されると、バッファ３２１及びバッ
ファ３２５におけるデータ供給動作が有効になる。

このとき、ナントゲート３２３の出力“１゛は、インバ
ータ３１３を介してＲＡＭ３１５のチップセレクト端子
Ｃ８に供給されるが、チップセレクト端子Ｃ８に入力さ
れたデータが“０°゛であるため、ＲＡＭ３１５におけ
るデータの入出力動作は行なわれない。

また、プロセッサ３１１は、ライト信号゛°０“をアン
ドゲート３２７の一方の入力端、バッファ３２５の第３
入力端子ａ３及びバッファ３２１の制御端子ＤＩＲに共
に供給する。アンドゲート３２７は、一方の入力端にラ
イト信号ＩＩ　ＯＩ＋が入力されると出力“０”をバッ
ファ３２５の第２入力端子ａ２に供給する。

バッファ３２１では、制御端子ＤＩＲに入力された信号
が“Ｏ”のときに、入出力端子ａに入力されるデータを
入出力端子すから出力する動作を行ない、反対に、制御
端子ＤＩＲに入力される信号が°“１゛のとき、入出力
端子すに人力されるデータを入出力端子ａから出力する
動作を行なう。

バッファ３２５の制御端子Ｇにはデータ“ｌ”°　″が
入力されているので、バッファ３２５は、第２入力端ａ
２に入力されるデータ“０“を第２出力端子ｙ２から共
通ＲＡＭ２３１のチップセレクト端子＊Ｃ８に供給する
。また、バッファ３２５は、第３入力端子ａ３に入力さ
れたライト信号“０°”を第３出力端子ｙ３から共通Ｒ
ＡＭ２３１のライトイネーブルＯ乱子＊ＷＥに供給する
。

更に、バッファ３２５は、第１入力端子ａｌに入力され
たアドレスデータ（１０ビツトのアドレスデータの中の
下位６ビツトとする）を第１出力端子ｙ１から共通ＲＡ
Ｍ２３１のアドレス端子ＡＯ〜Ａ５に供給する。

共通ＲＡＭ２３１では、チップセレクト端子＊Ｃ３に“
０゛が入力されるとアクセスが可能になり、ライトイネ
ーブル端子＊ＷＥに′０″゛が入力されると、データの
書込み動作が行なわれる。

次に、プロセッサ３１１は、転送データをデータ端子Ｄ
ｏ−Ｄ１５から出力する。転送データは、バッファ３２
１を介して共通ＲＡＭ２３１のデータ端子Ｄｏ−０１５
に供給され、共通ＲＡＭ２３１は、上述でアドレス指定
された格納場所に、バッファ３２１から供給されるデー
タを格納する。

尚、ＤＳＰ２１１内のＲＡＭ３１５にデータを格納する
場合は、ＲＡＭ３１５のチップセレクト端子Ｃ８にデー
タ“１゛を入力する必要があるため、アドレスデータの
第８ビツトと第９ビツトの両方を”１°゛にしてアドレ
ス指定を行なう。

（１１）共通ＲＡＭからのデータ読出し動作衣に、上述
した「（ｉ）共通ＲＡＭへのデータ書込み動作」で共通
ＲＡＭ２３１に格納したデータを、ＤＳＰ２５１のプロ
セッサ３５１が読み出す場合を考える。

共通ＲＡＭ２３１に格納されたデータをプロセッサ３５
１に供給するためには、プロセッサ３５１から出力する
アドレスデータをバッファ３４５を介して共通ＲＡＭ２
３１に供給すると共に、共通ＲＡＭ２３１から出力され
るデータをバッファ３４】を介してプロセッサ３５１に
供給する必要がある。

先ず、プロセッサ３５１は、アドレスデータの第８ビツ
トと第９ビツトの少なくとも一方を０°”とし、この２
つのビットデータをナントゲート３４３の２つの入力端
に供給する。ナントゲート３４３の出力゛１″°は、バ
ッファ３４１及びバッファ３４５のそれぞれの制御端子
Ｇに共通に入力される。

また、プロセッサ３５１は、ライト端子＊ＷＲからデー
タ“１゛を出力し、そのデータ“１゛°はバッファ３４
１の制御端子ＤＩＲ，アンドゲート３４７の一方の入力
端及びバッファ３４５の第３入力端子ａ３に共通に供給
される。

同様に、プロセッサ３５１は、アドレスデータの第６ビ
ツトデータ゛０”をアンドゲート３４７に供給し、アン
ドゲート３４７からは出力“０゛がバッファ３４５の第
２入力端子ａ２に入力される。

従って、バッファ３４５は、第３入力端子ａ３に入力さ
れたデータ“１゛を第３出力端子ｙ３から共通ＲＡＭ２
３１のライトイネーブル端子＊ＷＥに供給すると共に、
第２入力端子ａ２に人力されたデータ“°０”′を第２
出力端子ｙ２から共通ＲＡＭ２３１のチップセレクト端
子＊Ｃ８に供給する。また、第１入力端子ａ１に入力さ
れた６ビツトのアドレスデータを、第１出力端子ｙ１か
ら共通ＲＡＭ２３１のアドレス端子ＡＯ−Ａ５に供給す
る。

共通ＲＡＭ２３１のチップセレクト端子＊Ｃ３にデータ
“０°゛が、ライトイネーブル端子＊ＷＥにデータ“１
”が、アドレス入力端子にアドレスデータがそれぞれ入
力されると、共通ＲＡＭ２３１のデータ端子ＤＯ〜Ｄ１
５からは８亥当アドレスに格納されたデータが読み出さ
れる。

共通ＲＡＭ２３１から出力されたデータはバッファ３４
１のデータ入出力端子すに供給される。

バッファ３４１の制御端子Ｇにはデータ“１゛が、制御
端子ＤＩＲにはデータ“１゛が入力されているので、バ
ッファ３４１は、共通ＲＡＭ２３１から入力されたデー
タをデータ入出力端子ａからプロセッサ３５１のデータ
端子Ｄｏ−Ｄ１５に供給する。

尚、共通ＲＡＭ２３１からプロセッサ３５１にデータを
供給するときは、ＤＳＰ２１１内のバッファ３２１，３
２５のそれぞれの制御端子Ｇに供給するデータを“０′
′にして、共通ＲＡＭ２３１へのデータの供給が衝突し
ないようにする。

■−叉隻開■ｌ監跨 このように、ＤＳＰ２１１のプロセッサ３１１からＤＳ
Ｐ２５１のプロセッサ３５１にデータを転送する場合、
先ずプロセッサ３１１は、バッファ３２５を介して共通
ＲＡＭ２３１のアドレス指定を行ない、バッファ３２１
を介して共通ＲＡＭ２３１に転送データを格納する。次
に、プロセッサ３５１は、バッファ３４５を介して共通
ＲＡＭ２３１のアドレス指定を行ない、バッファ３４１
を介して共通ＲＡＭ２３１に格納された転送データの読
出しを行なう。

従って、転送元のプロセッサ３１１が共通ＲＡＭ２３１
にデータを格納し、転送先のプロセッサ３５１が共通Ｒ
ＡＭ２３１からデータを読み出すことにより、データを
転送することができるので、プロセッサ間のデータ転送
に要する時間を低減することが可能となる。

通常、ＤＳＰ２１１が外付けされた共通ＲＡＭ２３１を
アクセスすることは、ＤＳＰ２１１から他の装置をアク
セスすることに比べて短時間で行なうことが可能である
ため、直接メモリアクセス方式等に比べて、データ転送
に要する時間は短くなる。

また、共通ＲＡＭ２３１に格納するデータ領域を分割し
、例えばアドレスｒｏｏＯＪ〜ｒｏ　ＯＦＪはＤＳＰ２
１１からＤＳＰ２５１への転送データ領域に、アドレス
ｒｏ　１０．〜ｒｏ　Ｉ　ＦＪはＤＳＰ２５１からＤＳ
Ｐ２１１への転送データ領域に割り当てるようにすれば
、各プロセッサ（ＭＰＵ２３１及び各ＤＳＰ）は２３１
内の自分に関係したデータ領域だけに着目していればよ
いので、更にデータの転送速度を上げることができる。

■６発明の変形態様 なお、上述した本発明の実施例にあっては、ＤＳＰ２１
１からＤＳＰ２５１へのデータ転送を考えたが、他のＤ
ＳＰ間あるいはＭＰＵ２０１との間のデータや制御信号
の転送についても本発明を適用することができる。

また、実施例では、ＤＳＰ２１１がバッファ３２１とバ
ッファ３２５とを備えるようにしたが、ＤＳＰ２１１の
外部に共通ＲＡＭ２３１をアクセスするためのバッファ
３２１とバッファ３２５とを備えるようにしてもよい。

更に、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

（発明の効果〕 上述したように、本発明によれば、第１処理手段が処理
したデータを格納手段に格納し、格納手段に格納された
データを第２処理手段に供給することにより、プロセッ
サ間のデータ転送に要する時間を低減できるので、実用
的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のプロセッサのデータ転送方式の原理ブ
ロック図、 第２図は本発明のプロセッサのデータ転送方式を適用し
た一実施例の全体構成図、 第３図は実施例の詳細構成図である。 図において、 １１１は第１処理手段、 １２１は書込み手段、 １３１は格納手段、 １４１は読出し手段、 １５１は第２処理手段、 ２０１はＭＰＵ、 ２１１．２５１，２５３，２５５，２５７はＤＳ２３１
は共通ＲＡＭ。 ３１３．３５３はインバータ、 ３１５．３５５はＲＡＭ、 ３２１．３２５，３４１，３４５はバッファ、３２３．
３４３はナントゲート、 ３２７．３４７はアンドゲートである。 本発明め原理プロ、７り閃 第１図

Claims (1)

【特許請求の範囲】
1. （１）データ処理を行なう第１処理手段（１１１）と、 データ処理を行なう第２処理手段（１５１）と、データ
   を格納する格納手段（１３１）と、 前記第１処理手段（１１１）が扱うデータを前記格納手
   段（１３１）に供給する書込み手段（１２１）と、 前記格納手段（１３１）に格納されたデータを前記第２
   処理手段（１５１）に供給する読出し手段（１４１）と
   、 を備えるように構成したことを特徴とするプロセッサ間
   のデータ転送方式。