JPH02292935A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、フ７クシリミ装置等のデータ伝送機能を有す
る装置に使用される半導体集積回路装置に関する。

［従来の技術］ 演算処理したデータを例えば電話回線を利用して別個に
設けられる装置へ伝送する機能を有する装置に備わるデ
ータ処理部の回路構成は、第４図に示すように、スタテ
ィック読み出し書き込みメモリ（以下ＳＲＡＭと記す）
等を備えたデータ記憶部ｌ１この装置に備わる各回路の
動作を制御するとともに装置全体の動作を制御する、中
央演算処理装置（以下Ｃ　Ｐ　ＬＪと記す）２ａを備え
たエンジン部２、エンジン部２で処理されたデータを例
えば電話回線にて伝送４”るための変復調装置３、変復
調装置３が送出ずるデータを電３λ回線に送出ずるＮＣ
Ｕ６、上記各横成部分１，２．３等間のデータ伝送を行
うデータバス４、及び上記各構成部分ｌ，２．３等へ供
給されるアドレス信号を伝送するアドレスバス５等より
措成されている。

尚、エンジン郎２は、供給されるデータをデジタル変換
するＡ／Ｄコンバータや、クロック信号を発生ずるリア
ルタイムク【！ツク（図内では＋？　’Ｉ’Ｃと記す）
等の回路がＣＰＵ２ａとともに！チップ、即ち一つの基
板にてなる牛導体集積回路にて構成されている。又、変
復調装置３は、データバス４を介して供給されるデータ
をデジタノレ処理するデジタルシグナルプロセッサ（以
下ＤＳＰと記す）３ａとＤＳＰ３ａより供給されるデー
タに基づきアナログ処理を行なうアナログフロントエン
ド（以下Ａｌｌ”Ｅと記す）３ｂとがＩチップにて構成
されている。

［発明が解決しようとする課題」 エンジン部２に備わるＣＰＵ２ａと変＠調装置３に備わ
るＤＳＰ３ａとではＣＰＵ２ａの方がＤＳＰ３ａよりデ
ータ処理速度か遅く、ＤＳＰ３ａはＣＰＵ２ａにてデー
タか処理されるのを待つ状聾となることかある。よって
装置全体としての処理速度が遅くなるという問題点があ
った。

又、上述したようにエンジン部２と変復調装置３とはそ
れぞれが１チップの半導体集積回路にて構成されており
、したがって回路の実装面積が大きくなり、これらの回
路を備えた例えばファクシミリ装置等の製産コストが上
昇する要因となっていた。

本発明は上述した問題点を解決するためになされたもの
で、データの処理速度が速く、かつ生産コストの低い半
導体集積回路装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、装置全体の制御を行う第１の制御部と、第１
の制御部よりデータ処理速度が速い第２の制御部と、第
１の制御部と第２の制御部とが送出するデータを一時格
納し第ｌの制御部と第２の制御部との間でデータ交換を
行うデータ蓄積部とを一基板上に備えたことを特徴とす
る。

１作用コ 第１の制御部、第２の制御部及びデータ蓄積部は一基板
にて構成されろことより、実装面積が少なくてすむ。又
、データ蓄積部は、第１及び第２の制御部か送出するデ
ータを一時記憶し、必要時に第１又は第２の制御部にデ
ータを供給する。よって、第ｌ及び第２の制御部は他方
の制御部のデータ処理を待つ必要はなくなる。

［実施例］ 本発明の集積回路の一実施例を示す第１図において、第
４図に示す構成部分と同一の構成部分については同じ符
号を付しその説明を省略する。

本発明の集積回路は、従来それぞれｌチップにて構成さ
れていたエンジン部２、変復調回路３に備わるＤＳＰａ
ａ部及び後述するデータ蓄積部７とをｌチップにて構成
したものである。

エンジン部２に備わるＣＰＵ２ａはデータバス４とデー
タ交換を行なうとともに、他の各回路へのアドレス信号
を発生し、該アドレス信号をアドレスバス５へ送出する
。

データ蓄積部７は、データ処理速度の異なるＣＰＵ２ａ
とＤＳＰ３ａとにおけるデータ交換の仲介を行なうしの
で、ＣＰＵ２ａ，ＤＳＰ３ａ等よりデータバス４を介し
て伝送されるデータをＣＰＵ２ａよりアドレスバス５を
介して供給されるアドレス信号にて指示されるメモリ番
地へ一時記憶し適宜にＤＳＰ３ａとデータ交換を行なう
回路である。

ＡＦＥ３ｂは、ＤＳＰ３ａとデータ交換を行ない、電話
回線へのデータ伝送の制御を行なうＮＣＵ６へ処理した
データを送出する。ＮＣＵ６は、ＡＦ’Ｅ３ｂより供給
される前記データを電話回線へ送出する。

尚、第２図は、データ蓄積部７としての一例として、先
入れ先出し（以下ＰＩＦ’０と記す）回路８を使用した
例を示している。ＦＩＦＯ回路８は、ＣＰＵ２ａよりＤ
ＳＰ３ａ方向へ伝送されるデータを記憶する回路８ａと
、ＤＳＰ３ａよりＣＰＵ２ａ方向へ伝送されるデータを
記憶ずろ回路８ｂとより構成され、回路８ａ及び８ｂは
それぞれ４段に分けられている。その内の第１段８ａ−
１及び第４段８ｂ−４はデータバス４と接続され、８な
いし１６ビットのデータがパラレルに送出，供給される
。

回路８ａ及び８ｂは、第３図に示すように、パラレルに
供給される８ないしｌ６ビッ１・のデータのそれぞれの
ビットデータを処理するＤ型フリップフロツブ回路９に
て構成される。Ｄ型フリップフロツブ回路９は、一般に
使用される回路構成を何する乙ので、周知の動作にてそ
れぞれの段に供給されろクロツク信号にてデータの記憶
及び送出を行なう。又、回路８ａの第４段８ａ−４と回
路８ｂの第１段８ｂ−１は、ＤＳＰ３ａと接続されてい
るＤＳＰ内部データパスＩＯに接続され、ＤＳＰ３ａと
データ交換を行なう。尚、第３図は回路８ａの構成を詳
細に記したものであり、回路８ｂもこれと同一の構成に
てなるものである。

上記のように構成することで、ＣＰＵ２ａより送出され
たデータは、データバス４を介してＦＩＦＯ回路８の回
路８ａに供給され、回路８ａ内に一時記憶される。そし
て、適時にクロツク信号を回路８ａに供給することで回
路８ａに記憶されたデータはＤＳＰ３ａに送出される。

又逆に、ＤＳＰ３ａより送出されたデータはＦＩＦＯ回
路８の回路８ｂにて一時記憶され適時ＣＰ０２ａへデー
タバス４を介して送出される。

したがってＣＰＵ２ａとＤＳＰ３ａとの処理速度が異な
っても、データ処理が先に完了したプロセッサは、コマ
ンドやデータをＦ’ｌＦＯ回路８に格納しておき、他方
のプロセッサがデータを取り込むか否かにかかわらず次
のデータ処理を実行することができる。よって装置全体
としての処理速度を向上させることかできる。

又、エンジン部２、ＤＳＰ３ａ及びデータ蓄積郎７を１
チップにて措成したので、実装面積が小さくなりこれら
の回路を装着する装置の生産コストを低減することがで
きる。

尚、上述した実施例においてデータ蓄積部７には｝”Ｉ
Ｆ’Ｏ回路８を使用したが、これに限らず２ポートのＲ
ＡＭや、一般のレジスタ等を使用してもよい。

「発明の効果］ 以上詳述したように本発明によれば、データ蓄積部を介
して第１及び第２の制御部はデータを行なうことより、
第１及び第２の制御部は、他方の制御部のデータ処理を
待つ必要はないので、データの処理速度を速くすること
ができる。又、第１及び第２の制御部並びにデータ蓄積
部を一基板上に備えたことより実装面積を小さくするこ
とかでき製品の生産コストを低減することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積囲路装置の構成を示すブロ
ック図、第２図は第１図内のデータ蓄積部の構成を示す
ブロック図、第３図は第２図に示すデータ蓄積部の詳細
図、第４図は従来の半導体集積回路装置の構成を示すブ
ロック図である。 ２・・・エンジン部、２ａ・・・ＣＰＵ，３・・・変復
調回路、３ａ・・・ＤＳＰ，７・・・データ蓄積部。 特許出願人　株式会社　リ　コ　ー 代　理　人弁理士　青山葆　外ｌ名 第２図 第３図 ８〜１６じ＝，＋ 回 陽

Claims (1)

【特許請求の範囲】
1. （１）装置全体の制御を行う第１の制御部と、第１の制
   御部よりデータ処理速度が速い第２の制御部と、第１の
   制御部と第２の制御部とが送出するデータを一時格納し
   第１の制御部と第２の制御部との間でデータ交換を行う
   データ蓄積部とを一基板上に備えたことを特徴とする半
   導体集積回路装置。