JPH01194346A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01194346A JPH01194346A JP63018252A JP1825288A JPH01194346A JP H01194346 A JPH01194346 A JP H01194346A JP 63018252 A JP63018252 A JP 63018252A JP 1825288 A JP1825288 A JP 1825288A JP H01194346 A JPH01194346 A JP H01194346A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特にＭＯＳトランジ
スタとキャパシタからなるメモリセルを配列形成して構
成されるダイナミック型ＲＡＭ （ＤＲＡＭ）であって
、積層型キャパシタ構造を持つＤＲＡＭの改良に関する
。
スタとキャパシタからなるメモリセルを配列形成して構
成されるダイナミック型ＲＡＭ （ＤＲＡＭ）であって
、積層型キャパシタ構造を持つＤＲＡＭの改良に関する
。
（従来の技術）
ＤＲＡＭは、最も高集積化が進んだ集積回路として知ら
れる。通常ＤＲＡＭのメモリセルは、−個のＭＯＳトラ
ンジスタと一個のキャパシタから構成される。ＤＲＡＭ
の高集積化のためにはこのメモリセル占有面積をできる
だけ小さくしなければならない。一方、ＤＲＡＭの動作
の信頼性を確保するためには、ＭＯＳキャパシタはある
程度以上の容量を持つことが必要であり、その値は数十
ｆＦであるとされ゛ている。これらの要求を満たす構造
として従来知られているものに、積層型キャパシタ構造
がある。これは、ＭＯＳトランジスタを形成した後、そ
のソース、ドレイン拡散層のうち記憶ノードとなる方に
対してコンタクトする多結晶シリコン膜によりキャパシ
タ下部電極を形成し、その表面にキャパシタ絶縁膜を介
して多結晶シリコン膜による上部電極を形成して得られ
る。
れる。通常ＤＲＡＭのメモリセルは、−個のＭＯＳトラ
ンジスタと一個のキャパシタから構成される。ＤＲＡＭ
の高集積化のためにはこのメモリセル占有面積をできる
だけ小さくしなければならない。一方、ＤＲＡＭの動作
の信頼性を確保するためには、ＭＯＳキャパシタはある
程度以上の容量を持つことが必要であり、その値は数十
ｆＦであるとされ゛ている。これらの要求を満たす構造
として従来知られているものに、積層型キャパシタ構造
がある。これは、ＭＯＳトランジスタを形成した後、そ
のソース、ドレイン拡散層のうち記憶ノードとなる方に
対してコンタクトする多結晶シリコン膜によりキャパシ
タ下部電極を形成し、その表面にキャパシタ絶縁膜を介
して多結晶シリコン膜による上部電極を形成して得られ
る。
この様な積層型キャパシタ構造を採用すると、メモリセ
ル占有面積を増大させることなく、下部電極表面の３次
元的形状によってキャパシタの実質面積をある程度大き
く確保することができる。
ル占有面積を増大させることなく、下部電極表面の３次
元的形状によってキャパシタの実質面積をある程度大き
く確保することができる。
、しかしながらこの様な積層型キャパシタ構造のＤＲＡ
Ｍであっても、更に高集積化した場合には、素子分離領
域を挟んで隣接するセルの記憶ノード間でパンチスルー
が生じる。また記憶ノードは基板内拡散層であるから、
所謂ソフトエラーに対して十分な耐性がない。
Ｍであっても、更に高集積化した場合には、素子分離領
域を挟んで隣接するセルの記憶ノード間でパンチスルー
が生じる。また記憶ノードは基板内拡散層であるから、
所謂ソフトエラーに対して十分な耐性がない。
また、積層型キャパシタの下部電極を反応性イオンエツ
チング等の異方性エツチング法によりパターン形成した
場合、その段差は急峻になる。このためこの下部電極を
覆うように上部電極を配設するキャパシタ構造において
、電界の集中が起り耐圧が低いものとなる。
チング等の異方性エツチング法によりパターン形成した
場合、その段差は急峻になる。このためこの下部電極を
覆うように上部電極を配設するキャパシタ構造において
、電界の集中が起り耐圧が低いものとなる。
（発明が解決しようとする課巧）
以上のように従来の積層型キャパシタ構造を持つＤＲＡ
Ｍでは、更に高集積化を図る場合にセル間のパンチスル
ーやソフトエラー、耐圧等が問題となる。
Ｍでは、更に高集積化を図る場合にセル間のパンチスル
ーやソフトエラー、耐圧等が問題となる。
本発明は、その様な問題を解決したＤＲＡＭを提供する
ことを目的とする。
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかるＤＲＡＭは、第１に、積層型キャパシタ
のソースまたはドレイン拡散層と接触する下部電極下に
そのコンタクト孔を介して拡散形成された基板と同導電
型不純物拡散層を有することを特徴とする。・第２に、
パターン形成された下部電極の表面に薄く多結晶シリコ
ン膜を被覆することにより、そのコーナーに丸みを付け
て、この上にキャパシタ絶縁膜を介して上部電極を配設
して積層型キャパシタを構成したことを特徴とする。
のソースまたはドレイン拡散層と接触する下部電極下に
そのコンタクト孔を介して拡散形成された基板と同導電
型不純物拡散層を有することを特徴とする。・第２に、
パターン形成された下部電極の表面に薄く多結晶シリコ
ン膜を被覆することにより、そのコーナーに丸みを付け
て、この上にキャパシタ絶縁膜を介して上部電極を配設
して積層型キャパシタを構成したことを特徴とする。
（作用）
本発明によれば、キャパシタの下部電極のコンタクト孔
を介して拡散形成される基板と同導電型の不純物拡散層
が、素子分離領域を挟んで隣接するセル間で見た時に、
既に形成されているソース、ドレイン拡散層より横方向
に広がるようにすることにより、パンチスルー耐圧が向
上する。またその不純物拡散層が深さ方向にもソース、
ドレイン拡散層を追越すように形成することによって、
記憶ノードとなる拡散層下に基板より高濃度の層を埋め
込んだと等価になり、これは同時に記憶ノードの面積を
低減することになり、耐ソフトエ、ラー特性が向上する
。しかも、これらの効果を得るための構造、製造プロセ
スは簡単である。更に、積層型キャパシタの下部電極の
コーナーに丸みを与えることによって、電界の集中が防
止され、耐圧向上が図られる。
を介して拡散形成される基板と同導電型の不純物拡散層
が、素子分離領域を挟んで隣接するセル間で見た時に、
既に形成されているソース、ドレイン拡散層より横方向
に広がるようにすることにより、パンチスルー耐圧が向
上する。またその不純物拡散層が深さ方向にもソース、
ドレイン拡散層を追越すように形成することによって、
記憶ノードとなる拡散層下に基板より高濃度の層を埋め
込んだと等価になり、これは同時に記憶ノードの面積を
低減することになり、耐ソフトエ、ラー特性が向上する
。しかも、これらの効果を得るための構造、製造プロセ
スは簡単である。更に、積層型キャパシタの下部電極の
コーナーに丸みを与えることによって、電界の集中が防
止され、耐圧向上が図られる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ） 〜（ｃ）は一実施例のＤＲＡＭの隣接２
ビット分の構造を示す。（ａ）は平面図であり、（ｂ）
、（Ｃ）はそのＡ−Ａ’、Ｂ−Ｂ′断面図である。ｐ″
″型Ｓｉ基板１は、例えば不純物濃度１０１５〜〜１Ｑ
１６／α３程度の低濃度基板であり、これに素子分離絶
縁膜２が形成されている。素子領域に先ずゲート絶縁膜
３を介して多結晶シリコン膜に゛よるゲート電極４（４
１゜４２、・・・）が形成される。ゲート電極４はメモ
リアレイの一方向に連続的に配設されてワード線を構成
する。ゲート電極４をマスクとしてリンをイオン注入し
て、ソース、ドレイン領域となるｎ型拡散層５（５１，
５２，・・・）が形成されている。
ビット分の構造を示す。（ａ）は平面図であり、（ｂ）
、（Ｃ）はそのＡ−Ａ’、Ｂ−Ｂ′断面図である。ｐ″
″型Ｓｉ基板１は、例えば不純物濃度１０１５〜〜１Ｑ
１６／α３程度の低濃度基板であり、これに素子分離絶
縁膜２が形成されている。素子領域に先ずゲート絶縁膜
３を介して多結晶シリコン膜に゛よるゲート電極４（４
１゜４２、・・・）が形成される。ゲート電極４はメモ
リアレイの一方向に連続的に配設されてワード線を構成
する。ゲート電極４をマスクとしてリンをイオン注入し
て、ソース、ドレイン領域となるｎ型拡散層５（５１，
５２，・・・）が形成されている。
このｎ型拡散層５は不純物濃度が例えば１０１９／ｃＭ
３程度とする。ＭＯＳトランジスタが形成された基板上
はＣＶＤ絶縁膜６で覆われ、これにコンタクト孔が開け
られて、ｎ型拡散層５にコンタクトするキャパシタの下
部電極９（９，，９２゜・・・）が各セル毎に形成され
る。このとき、下部電極９の形成に先だって、コンタク
ト孔７を介してｐ型不純物としてボロンをイオン注入し
、ｐ半拡散層８ （８１、Ｉ２ 、・・・）を形成して
いる。ｐ半拡散層８は、Ｂ−Ｂ’断面即ち（ｃ）図にお
いて、深さ方向および横方向共にｎ型拡散層５を追越す
ように形成されている。これは、ｐ型不純物として拡散
係数の大きいボロンを用いることによって容易に実現可
能である。具体的には例えば、ドーズ量５×１０１２／
ｃＭ２、加速エネルギー６゜ｋｅＶ程度でボロンをイオ
ン注入して、ｐ半拡散層８を形成する。下部電極９は、
多結晶シリコン膜の堆積とパターニングにより形成され
る。この下部電極９は例えば、コンタクト孔短辺の１７
２以下の厚みとし、膜形成後ｎ型不純物を例えばドーズ
量ｌＸ１０１６／α２、加速エネルギ−６５ｋｅＶ程度
でイオン注入して、ここからの不純物拡散により下部電
極９とｎ型拡散層５間の良好なオーミック接触を得るよ
うにしている。下部電極９の表面には例えば熱酸化によ
りキャパシタ絶縁膜１０が形成され、この上に多結晶シ
リコン膜による上部電極１１が積層形成されている。上
部電極１１は所謂セルプレートとして複数のメモリセル
について連続するようにパターン形成される。
３程度とする。ＭＯＳトランジスタが形成された基板上
はＣＶＤ絶縁膜６で覆われ、これにコンタクト孔が開け
られて、ｎ型拡散層５にコンタクトするキャパシタの下
部電極９（９，，９２゜・・・）が各セル毎に形成され
る。このとき、下部電極９の形成に先だって、コンタク
ト孔７を介してｐ型不純物としてボロンをイオン注入し
、ｐ半拡散層８ （８１、Ｉ２ 、・・・）を形成して
いる。ｐ半拡散層８は、Ｂ−Ｂ’断面即ち（ｃ）図にお
いて、深さ方向および横方向共にｎ型拡散層５を追越す
ように形成されている。これは、ｐ型不純物として拡散
係数の大きいボロンを用いることによって容易に実現可
能である。具体的には例えば、ドーズ量５×１０１２／
ｃＭ２、加速エネルギー６゜ｋｅＶ程度でボロンをイオ
ン注入して、ｐ半拡散層８を形成する。下部電極９は、
多結晶シリコン膜の堆積とパターニングにより形成され
る。この下部電極９は例えば、コンタクト孔短辺の１７
２以下の厚みとし、膜形成後ｎ型不純物を例えばドーズ
量ｌＸ１０１６／α２、加速エネルギ−６５ｋｅＶ程度
でイオン注入して、ここからの不純物拡散により下部電
極９とｎ型拡散層５間の良好なオーミック接触を得るよ
うにしている。下部電極９の表面には例えば熱酸化によ
りキャパシタ絶縁膜１０が形成され、この上に多結晶シ
リコン膜による上部電極１１が積層形成されている。上
部電極１１は所謂セルプレートとして複数のメモリセル
について連続するようにパターン形成される。
こうして、下部電極９−キャパシタ絶縁膜１０−上部電
極１１により積層型キャパシタを形成した後、全面にＣ
ＶＤ絶縁膜１２が堆積され、これにビット線取出し用の
コンタクト孔を開けて、ｎ型層５１にコンタクトするＡ
ノビット線１３（１３ｌｒ １３２ 、・・・）がワ
ード線と直交する方向に配設される。
極１１により積層型キャパシタを形成した後、全面にＣ
ＶＤ絶縁膜１２が堆積され、これにビット線取出し用の
コンタクト孔を開けて、ｎ型層５１にコンタクトするＡ
ノビット線１３（１３ｌｒ １３２ 、・・・）がワ
ード線と直交する方向に配設される。
こうしてこの実施例では、積層型キャパシタの下部電極
９のコンタクト孔７を介して拡散形成したｐ型層８が、
（ｃ）図のワード線方向に隣接するセル間で見た時、ｎ
型拡散層５より横方向に広がっている。このため、セル
間隔が小さくても高いパンチスルー耐圧が得られる。ま
た、９型拡散層８は深さ方向にｎｕ拡散層５より深く形
成されている。そしてこの、ｐ半拡散層８は、基板１内
でα線照射等により発生したキャリアを消滅させる働き
をし、また同時にｎＩ２拡散層５の面積を低減している
結果、ソフトエラー耐性が高いものとなる。ｐ型拡散層
を設ける構造は簡単で何等ＤＲＡＭの高集積化を阻害す
ることもなく、また製造プロセスも新たなＰＥＰ工程等
を必要とせず、簡単である。
９のコンタクト孔７を介して拡散形成したｐ型層８が、
（ｃ）図のワード線方向に隣接するセル間で見た時、ｎ
型拡散層５より横方向に広がっている。このため、セル
間隔が小さくても高いパンチスルー耐圧が得られる。ま
た、９型拡散層８は深さ方向にｎｕ拡散層５より深く形
成されている。そしてこの、ｐ半拡散層８は、基板１内
でα線照射等により発生したキャリアを消滅させる働き
をし、また同時にｎＩ２拡散層５の面積を低減している
結果、ソフトエラー耐性が高いものとなる。ｐ型拡散層
を設ける構造は簡単で何等ＤＲＡＭの高集積化を阻害す
ることもなく、また製造プロセスも新たなＰＥＰ工程等
を必要とせず、簡単である。
ところで上記実施例において、キャパシタの下部電極を
反応性イオンエツチング法によりパターニングした場合
、急峻な段差が形成され、そのままキャパシタ絶縁膜を
形成して上部電極を積層すると、キャパシタの耐圧が低
いものとなる。この点を改良した実施例を次に説明する
。
反応性イオンエツチング法によりパターニングした場合
、急峻な段差が形成され、そのままキャパシタ絶縁膜を
形成して上部電極を積層すると、キャパシタの耐圧が低
いものとなる。この点を改良した実施例を次に説明する
。
第２図（ａ） 〜（ｃ）はその実施例のＤＲＡＭの製造
工程を示す断面図である。これらの断面図は、第１図（
ｂ）に対応する断面図であり、第１図と対応する部分に
は第１図と同一符号を付しである。ｐ″″型Ｓｔ基板１
に素子分離絶縁膜２を形成し、ゲート絶縁膜３を介して
ゲート電極４を形成し、ｎ型不純物のイオン注入により
ソース、ドレイン領域となるｎ型拡散層５を形成する。
工程を示す断面図である。これらの断面図は、第１図（
ｂ）に対応する断面図であり、第１図と対応する部分に
は第１図と同一符号を付しである。ｐ″″型Ｓｔ基板１
に素子分離絶縁膜２を形成し、ゲート絶縁膜３を介して
ゲート電極４を形成し、ｎ型不純物のイオン注入により
ソース、ドレイン領域となるｎ型拡散層５を形成する。
その後、全面をＣＶＤ絶縁膜６で覆い、これにキャパシ
タの下部電極をコンタクトさせるためのコンタクト孔７
を形成し、このコンタクト孔７を介してｐ型不純物とし
てボロンをイオン注入して、ｐ半拡散層８を形成する（
（ａ））。ここまでは先の実施例と変らない。その後
、２層多結晶シリコン膜構造の下部電極９を形成する（
（ｂ））。即ち、下地電極となる多結晶シリコン膜９
１１を薄く、例えば１０００人程度堆積し、これにリン
を加速電圧６５ｋｅＶ、 ドーズｌ１１×１ｏ１６／ｃ
１１２程度イオン注入する。次いで多結晶シリコン膜９
１２を４０００人程度堆積し、これにもｎ型不純物をイ
オン注入する。そしてこれらの２層多結晶シリコン膜を
同時に反応性イオンエツチング法によりパターニングす
る。下地の多結晶シリコン膜９１．は、低抵抗オーミッ
ク接触をｉするために設けられたものである。こうして
下部電極９をパターン形成した後、この上に薄く、例え
ば５０〜２００人程度の不堆積を含まない多結晶シリコ
ン膜１４を堆積するＪそして熱酸化によりキャパシタ絶
縁膜１０を形成した後、多結晶シリコン膜により上部電
極１１をパターン形成する（ （Ｃ））。
タの下部電極をコンタクトさせるためのコンタクト孔７
を形成し、このコンタクト孔７を介してｐ型不純物とし
てボロンをイオン注入して、ｐ半拡散層８を形成する（
（ａ））。ここまでは先の実施例と変らない。その後
、２層多結晶シリコン膜構造の下部電極９を形成する（
（ｂ））。即ち、下地電極となる多結晶シリコン膜９
１１を薄く、例えば１０００人程度堆積し、これにリン
を加速電圧６５ｋｅＶ、 ドーズｌ１１×１ｏ１６／ｃ
１１２程度イオン注入する。次いで多結晶シリコン膜９
１２を４０００人程度堆積し、これにもｎ型不純物をイ
オン注入する。そしてこれらの２層多結晶シリコン膜を
同時に反応性イオンエツチング法によりパターニングす
る。下地の多結晶シリコン膜９１．は、低抵抗オーミッ
ク接触をｉするために設けられたものである。こうして
下部電極９をパターン形成した後、この上に薄く、例え
ば５０〜２００人程度の不堆積を含まない多結晶シリコ
ン膜１４を堆積するＪそして熱酸化によりキャパシタ絶
縁膜１０を形成した後、多結晶シリコン膜により上部電
極１１をパターン形成する（ （Ｃ））。
不純物を含まない多結晶シリコン膜１４は、反応性イオ
ンエツチングにより形成された下部電極りのコーナーを
丸める働きをする。この多結晶シリコン膜１４には、膜
形成後の熱工程で下部電極９から不純物が拡散されて導
電性を持つ。下部電極９以外の領域では不純物拡散がな
く、この多結晶シリコン膜１４はシート抵抗ｌＸ１０１
２Ω／口程度の高抵抗に保たれるので、パターン形成す
ることなく残しても隣接セル間の絶縁は充分保持される
。必要なら、この多結晶シリコン膜の不要部分をエツチ
ング除去するようにしてもよい。この後は図示しないが
、先の実施例と同様、ＣＶＤ絶縁膜を堆積し、コンタク
ト孔を開けてビット線を配設する。
ンエツチングにより形成された下部電極りのコーナーを
丸める働きをする。この多結晶シリコン膜１４には、膜
形成後の熱工程で下部電極９から不純物が拡散されて導
電性を持つ。下部電極９以外の領域では不純物拡散がな
く、この多結晶シリコン膜１４はシート抵抗ｌＸ１０１
２Ω／口程度の高抵抗に保たれるので、パターン形成す
ることなく残しても隣接セル間の絶縁は充分保持される
。必要なら、この多結晶シリコン膜の不要部分をエツチ
ング除去するようにしてもよい。この後は図示しないが
、先の実施例と同様、ＣＶＤ絶縁膜を堆積し、コンタク
ト孔を開けてビット線を配設する。
この実施例によれば、先の実施例の効果に加えて、各キ
ャパシタの耐圧向上という効果が得られる。反応性イオ
ンエツチングによりパターン形成したままの下部電極は
急峻な段差を持つが、これを薄い多結晶シリコン膜で覆
うことによって、コーナーに丸みを付けることができ、
電界集中を効果的に防止することができるからである。
ャパシタの耐圧向上という効果が得られる。反応性イオ
ンエツチングによりパターン形成したままの下部電極は
急峻な段差を持つが、これを薄い多結晶シリコン膜で覆
うことによって、コーナーに丸みを付けることができ、
電界集中を効果的に防止することができるからである。
従って、信頼性の高いＤＲＡＭを得ることができる。
本発明は一１―記実施例に限られない。例えば第２図の
実施例では、第１図の実施例と同様にキャパシタ下部電
極のコンタクト孔を介してｐ型拡散層を形成しているが
、キャパシタの耐圧向−Ｌという効果のみに着目すれば
、このｐ型拡散層を形成しない場合も角′効である。
実施例では、第１図の実施例と同様にキャパシタ下部電
極のコンタクト孔を介してｐ型拡散層を形成しているが
、キャパシタの耐圧向−Ｌという効果のみに着目すれば
、このｐ型拡散層を形成しない場合も角′効である。
［発明の効果］
以上述べたように本発明によれば、積層型キャパシタ構
造のＤＲＡＭにおいて、下部電極のコンタクト孔を介し
て予め不純物拡散層を設けることによって、高密度化し
た場合の隣接セル間のバンチスルーを効果的に防止し、
またソフトエラー耐性を向上することができる。この効
果を得るための構造はａ Ｉｌｌであり、製造プロセス
も格別のＰＥＰなどを行なう必要はなく簡単である。
造のＤＲＡＭにおいて、下部電極のコンタクト孔を介し
て予め不純物拡散層を設けることによって、高密度化し
た場合の隣接セル間のバンチスルーを効果的に防止し、
またソフトエラー耐性を向上することができる。この効
果を得るための構造はａ Ｉｌｌであり、製造プロセス
も格別のＰＥＰなどを行なう必要はなく簡単である。
また本発明によれば、積層型キャパシタの下部電極のコ
ーナーを薄い多結晶シリコン膜の堆積により丸めること
によって、キャパシタ耐圧の向上を図ることができる。
ーナーを薄い多結晶シリコン膜の堆積により丸めること
によって、キャパシタ耐圧の向上を図ることができる。
第１図（ａ）〜（ｃ）は本発明の一実施例のＤＲＡＭを
示す平面図とそのＡ−Ａ’およびＢ −Ｂ′断面図、第
２図（ａ）〜（ｃ）は他の実施例のＤＲＡＭの製造工程
要部を示す断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・素子分離絶縁膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・ｎ
型拡散層、６・・・ＣＶＤ絶縁膜、７・・・コンタクト
孔、８・・・ｐ型拡散層、９・・・下部電極、１０・・
・キャパシタ絶縁膜、１１・・・上部電極、１２・・・
ＣＶＤ絶縁膜、１３・・・ビット線、１４・・・多結晶
シリコン膜。 出願人代理人 弁理士 鈴江武彦
示す平面図とそのＡ−Ａ’およびＢ −Ｂ′断面図、第
２図（ａ）〜（ｃ）は他の実施例のＤＲＡＭの製造工程
要部を示す断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・素子分離絶縁膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・ｎ
型拡散層、６・・・ＣＶＤ絶縁膜、７・・・コンタクト
孔、８・・・ｐ型拡散層、９・・・下部電極、１０・・
・キャパシタ絶縁膜、１１・・・上部電極、１２・・・
ＣＶＤ絶縁膜、１３・・・ビット線、１４・・・多結晶
シリコン膜。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）半導体基板にＭＯＳトランジスタとキャパシタか
らなるメモリセルが集積形成され、前記キャパシタは、
ＭＯＳトランジスタが形成された基板上を覆う絶縁膜に
開けられたコンタクト孔を通してＭＯＳトランジスタの
ソースまたはドレイン拡散層と接触する下部電極を持つ
積層型キャパシタとした半導体記憶装置において、前記
コンタクト孔を介して基板表面に基板と同導電型の不純
物拡散層が形成されていることを特徴とする半導体記憶
装置。 - （２）半導体基板にＭＯＳトランジスタとキャパシタか
らなるメモリセルが集積形成され、前記キャパシタは、
ＭＯＳトランジスタが形成された基板上を覆う絶縁膜に
開けられたコンタクト孔を通してＭＯＳトランジスタの
ソースまたはドレイン拡散層と接触する下部電極を持つ
積層型キャパシタとした半導体記憶装置において、前記
積層型キャパシタは、下部電極がパターン形成された後
その表面に多結晶シリコン膜が薄く堆積形成され、その
表面にキャパシタ絶縁膜を介して上部電極が積層されて
構成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018252A JP2721167B2 (ja) | 1988-01-28 | 1988-01-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018252A JP2721167B2 (ja) | 1988-01-28 | 1988-01-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194346A true JPH01194346A (ja) | 1989-08-04 |
| JP2721167B2 JP2721167B2 (ja) | 1998-03-04 |
Family
ID=11966490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63018252A Expired - Lifetime JP2721167B2 (ja) | 1988-01-28 | 1988-01-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721167B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02208960A (ja) * | 1989-02-08 | 1990-08-20 | Nec Corp | 半導体装置の製造方法 |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621361A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of dynamic memory cell |
| JPS5635462A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Manufacture of dynamic memory cell |
-
1988
- 1988-01-28 JP JP63018252A patent/JP2721167B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621361A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of dynamic memory cell |
| JPS5635462A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Manufacture of dynamic memory cell |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02208960A (ja) * | 1989-02-08 | 1990-08-20 | Nec Corp | 半導体装置の製造方法 |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2721167B2 (ja) | 1998-03-04 |
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