JPH01131938A - メモリ拡張制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報処理システムにおけるメモリ方式に関するものであ
り、特に限られたアドレス空間を実質的に拡張して使用
できるようにするメモリ拡張制御方式に関し。

任意のアドレス容量のＭＰＵをそなえたシステムにおい
て、より大きいメモリ容量のＭＰＵをもつシステムと同
等に使用可能なアドレス空間を実現することを目的とし
。

ＭＰＵのアドレス容量により定まる限られたアドレス空
間を有する情報処理システムにおいて。

アドレス空間の一定のアドレス領域を共用する複数のメ
モリを設け、上記複数のメモリの各々には、異なる割り
込み要因に対応する処理プログラムあるいは処理プログ
ラムのグループを格納し。

割り込み要求発生時に、その割り込み要因を調べ。

上記複数のメモリのうちで当該割り込み要因に対応する
１つのメモリのみを選択してアクセス可能に制御する構
成をもつ。

〔産業上の利用分野〕

本発明は、情報処理システムにおけるメモリ方式に関す
るものであり、特に限られたアドレス空間を実質的に拡
張して使用できるようにするメモリ拡張制御方式に関す
る。

一般に、システムの限られたアドレス空間上で。

比較的広いアドレス空間を使用するプログラムを走行さ
せたい場合、メモリ不足がしばしば生じる。

本発明は、そのような場合に、効率的にメモリの拡張を
可能にする。

〔従来の技術と本発明が解決しようとする問題点〕従来
１周辺装置等の制御を行うシステムでは。

システムで使用されるＭＰＵのアドレス容量（アドレス
ビット幅で定まるアドレス空間）に応じて制御プログラ
ムを作成するため、ＭＰＵのアドレス容量が小さい場合
には、その分必然的に制御プログラムの機能も縮小せざ
るを得ないということがあった。

一方、制御プログラムの機能を高いレベルに保とうとす
れば、アドレス容量の大きいＭＰＵを使用する必要があ
るため、システムのコストが上昇した。

本発明は、任意のアドレス容量のＭＰＵをそなえたシス
テムにおいて、より大きいメモリ容量のＭＰＵをもつシ
ステムと同等に使用可能なアドレス空間を実現すること
を目的とする。

〔問題点を解決するための手段〕

本発明は、システムの制御プログラムのうち。

割り込み発生時に独立して動作するプログラムあるいは
プログラムグループ、たとえば、各種の診断プログラム
やプロトコル別の排他的な通信制御プログラムなどを、
物理的に異なるメモリに分散格納するとともに、各メモ
リに同一のアドレス領域を割り当て１割り込み処理によ
り１割り込み要因に該当するプログラムあるいはプログ
ラムグループが格納されているメモリのみをアクセス可
能に制御するものである。

第１図に本発明の原理的構成を示す。

図において。

１は、システムのＭＰＵのアドレス容量で定まるアドレ
ス空間である。

２は、複数のメモリに多重に割り当てられたアドレス領
域である。

３ないし５は、それぞれアドレス領域２を共用するメモ
リ番号＃Ｏ〜＃２をもつ独立したメモリである。

６は５割り込み発生時に９割り込み要因に応じてメモリ
切り替えを制御するメモリ制御プログラムである。

７は２メモリ３ないし５の１つを選択するため。

メモリ番号＃０〜＃２を設定するメモリ制御レジスタで
ある。

８は、メモリ番号＃０〜＃２をメモリ３ないし５の選択
信号に変換するアドレスデコード回路である。

〔作用〕

第１図において、メモリ３ないし５（＃０〜＃２）には
、互いに関連なしに動作するプログラムあるいはプログ
ラムグループが分散して格納される。たとえばメモリ３
　　（＃Ｏ）に格納されるプログラムあるいはプログラ
ムグループは１割り込み発生時に使用されない種類のも
のであり、これに対してメモリ４（＃１）およびメモリ
５　　（＃２）には１割り込み発生時に使用されるプロ
グラムあるいはプログラムグループが格納されるが、互
いに同時には使用されないもの、たとえば排他的に選択
されるプロトコルの通信制御プログラムが別々のメモリ
に分散格納される。

通常状態ではメモリ３　　（＃０）がアクセス可能状態
にあり１割り込みが発生すると、メモリ制御プログラム
６が起動される。

メモリ制御プログラム６は１割り込み要因を調べ、その
割り込み要因に対応するプログラムあるいはプログラム
グループが格納されているメモリのメモリ番号をメモリ
制御レジスタ７に設定する。

メモリ制御レジスタ７に設定されたメモリ番号は、アド
レスデコード回路８によってメモリ選択信号に変換され
、メモリ４．　５　（＃１．　＃２）の一方がアクセス
可能に制御される。すなわち、メモリ３（＃０）の代わ
りに選択されたメモリ４゜５　（＃１．＃２）の一方が
、アドレス空間１のアドレス領域２に割り付けられる。

アドレス領域２に多重化されるメモリの個数はイ［意で
あり、容易に増減できる。

〔実施例〕

第２図に本発明の１実施例の構成を示す。

図において、１１はＭＰＵ、１２はアドレスバス、１３
はデータバス、１４は割り込み信号（ＲＱｌ、ＲＱ２．
ＲＱ３＝−ＲＱｎ）、ｌ　５は割り込み表示レジスタ、
１６はメモリ制御レジスタ、１７はアドレスデコード回
路、１８は共通メモリ。

１９ないし２０は多重化されたメモリ　（ＭＳＩ〜ＭＳ
ｎ）、２１ないし２２はパスバッファゲート（ＢＦＩ　
〜ＢＦｎ）、２３ないし２４はＩ１０制御回路、２５は
デパック用Ｉ１０ポート、２６ないし２７はＩ１０装置
、２８はデパック装置である。

割り込み信号１４　（ＲＱＩ、ＲＱ２．ＲＱ３・・・Ｒ
Ｑｎ）のいずれかがＯＮになると、ＭＰＵＩＩに割り込
み要求が行われ、同時に３割り込み表示レジスタＩ５に
割り込み要因を示すビット（割り込み信号に対応）が設
定される。

ＭＰＵ１ｌが割り込み要求を受は付けると、共通メモリ
１８に格納されている割り込み処理用のメモリ制御プロ
グラムを実行する。

メモリ制御プログラムは２割り込み表示レジスタ１５を
読み出し１割り込み要因を識別すると。

対応するメモリ番号（あるいはＩＤ）をメモリ制御レジ
スタ１６に設定する。

メモリ制御レジスタ１６に設定されたメモリ番号は、メ
モリ１９および２０のいずれかを識別するためのもので
あり、アドレスデコード回路１７により、ｎ個のメモリ
１９ないし２０（ＭＳＩ〜ＭＳｎ）をそれぞれ選択する
チップセレクト信号（Ｃ３１＝Ｃ３ｎ）の１つをＯＮに
する。

ＯＮにされた１つのチップセレクト信号（Ｃ５１＝　Ｃ
Ｓ　ｎの１つ）は、メモリ１９ないし２０（ＭＳＩ〜Ｍ
Ｓｎ）のパスバッファゲート２１ないし２２（ＢＦＩ〜
ＢＦｎ）の対応するものを機能化し、該当するメモリと
アドレスバス１２およびデータバスＩ３とを結合する。

このようにして結合されたメモリは、ＭＰＵＩＩからの
アドレスによってアクセス可能になる。

この実施例では、各割り込み信号ＲＱＩ−ＲＱｎの割り
込み要因に対応する処理プログラムは。

メモリ１９ないし２０　（ＭＳＩ　〜ＭＳｎ）に分散格
納されており、１つの割り込み要因に対応するメモリが
アドレスバス１２およびデータバス１３に結合されたと
き、そのメモリに格納されている処理プログラムのみが
実行される。

たとえば１割り込み信号ＲＱ　１−　ＲＱ　ｎは、ｎ個
のＩ１０！置２６ないし２７に接続されているＩ１０制
御回路２３ないし２４からそれぞれ発生され、メモリ１
９ないし２０　（ＭＳ　１〜ＭＳｎ）に格納されている
処理プログラムは、それぞれ各Ｉ１０装置２６ないし２
７に対するＩ１０制御プログラムである。

このように、メモリ１９ないし２０（ＭＳＬ〜ＭＳｎ）
を割り込み要因別に使用することにより。

異なる種別のＩ１０装置の増設や９通信制御プロトコル
の多様化等に対して、ＭＰＵの限られたアドレス容量（
すなわちアドレスバス１２のビット幅）のままで、シス
テムを弾力的に対応させることができる。

第３図は１割り込み制御のフローを示したものである。

図中の■ないし■の手順にしたがって説明する。

■、ＭＰＵは、共通メモリ１８にある基本プログラムを
実行しているとき１割り込み要求ＩＲＱを受けると、基
本プログラム（たとえば応用プログラム）の実行を中断
して２メモリ制御プログラムを実行する。

■、メモリ制御プログラムは１割り込み表示レジスタ１
５の割り込み要因を解析し、メモリ１９ないし２０の１
つを切り替え選択する。また、戻リアドレスを基本プロ
グラムからメモリ制御プログラムに変更する（スタック
制御による）。

■１選択されたメモリの中の処理プログラムに飛ぶ。

処理プログラムにより９割り込み制御を実行し。

終了は復帰命令ＲＴＩを用いた割り込みにより行う。

■、メモリ制御プログラムに復帰し、メモリを割り込み
前の状態に切り替え、Ｐ：了すると復帰命令ＲＴＩを実
行する。

０１割り込み前の状態を復旧し、基本プログラムを実行
する。

〔発明の効果〕

本発明によれば、多重化したメモリと簡単な割り込みに
よるメモリ切り替え制御機構を設けることにより、ＭＰ
Ｕの限られたアドレス容量のままで、メモリ拡張を行う
ことができ、また多重化したメモリは１選択された１つ
のメモリ以外、ハードウェアによってアクセスされない
ため、メモリ保護も行われる利点がある。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図は本発明実施例の割り込み制御の
フロー図である。 第１図中。 １：ＭＰＵのアドレス容量で定まるアドレス空間 ２：多重化されたメモリを割り付けるアドレス傾城 ３〜５：多重化されたメモリ　（＃Ｏ〜＃２）６：メモ
リ制御プログラム ７：メモリ制御レジスタ ８ニアドレスデコ一ド回路 特許出願人株式会社ピーエフニー 代　理　人　弁理士　良否用　文　廣（外２名）本発明
の原理的構成図 第１図 割り込み制御のフロー図 第３図

Claims (1)

1. 【特許請求の範囲】 ＭＰＵのアドレス容量により定まる限られたアドレス空
   間（１）を有する情報処理システムにおいて、 アドレス空間（１）の一定のアドレス領域（２）を共用
   する複数のメモリ（３、４、５）を設け、 上記複数のメモリ（３、４、５）の各々には、異なる割
   り込み要因に対応する処理プログラムあるいは処理プロ
   グラムのグループを格納し、割り込み要求受け付け時に
   、その割り込み要因を調べ、上記複数のメモリ（３、４
   、５）のうちで当該割り込み要因に対応する１つのメモ
   リのみを選択してアクセス可能にすることを特徴とする
   メモリ拡張制御方式。