JPS6238943A - マルチレジスタセツト方式のマイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マルチレジスタセラ１〜方式のマイクロコン
ピュータに係り、特にマイクロコンピュータシステム設
計を行なう際に好適なマルチレジスタセットを構築でき
るマイクロコンピュータに関する。

〔発明の背景〕

近年、半導体、特にＭ　ＯＳ　（Ｍｅｔａｌ　Ｏｘｉｄ
ｅＳｅｍｊｃｏｎｄｕｃｔｏｒ　）の微細化技術の進歩
により、マイクロコンピュータも高機能、高性能化が図
られる様になってきた。その１つに汎用レジスタ方式が
挙げられる。これは、マイクロコンピュータ内に数多く
のレジスタを設け、このレジスタ間で各種の演算を実行
するようにして高速性能を得るものである。しかし、プ
ロシジャ・コール／リターン等のタスクスイッチングの
頻度を高い処理を行なう場合には、汎用レジスタ群の内
容を必要に応じてスタック（ｆｉｒｓｔ−Ｉｎ　Ｌａ５
ｔ−ｏｕｔ型のメモリ）へ退避したり、スタックから回
復させたりする頻度が高くなり、この退避と回復の時間
の為に処理全体の時間が増加し高速化が妨げられること
がある。特に、汎用レジスタの数が多くなる様、この退
避２回復に要する時間が真人なものになる。

このような問題を解決する一手段として、複数のレジス
タセットを設け、タスク毎に切り換えて使用するマルチ
レジスタセット方式が既に知られている。〔アイ・イー
・イー・イー　マイクロ。

ｖｏＱ、２．＆４．第１３頁　１９８２年１１月（ＩＥ
ＥＥ　ＭＩＣＲＯ，ｖ　ｏ　Ｑ、２．　Ｎｎ４．　ｐ、
１３　　Ｎｏｖ。

この方式によれば、プロシジャを呼び出すたびにメモリ
へレジスタを退避し、プロシジャから戻るたびに元のパ
ラメータを復元するという処理を避けることができる。

更に複数のプロシジャ間でのパラメータの授受を必要と
せず、その結果、高速なタスク処理を実現できる。

しかしながら、プロシジャのネスティング（入れ子構造
）が比較的浅い応用に対しては、数多くのレジスタセッ
トのわずかしか使用されず、ハードウェア・リソースが
有効に生かされない結果となる。また、プロシジャ間で
のパラメータの授受に使用されるレジスタとプロシジャ
間では結合のないレジスタの数が固定である為、例えば
後者のレジスタが極端に多く必要とするプロシジャの処
理に対しては、前者のレジスタを余りぎみに使用してい
たとしても後者のレジスタの不足を補うためにメモリの
使用を余儀なくされる。この場合でもハードウェア・リ
ソースを十分に生がし切っていないが、これらの点につ
いては特に配慮されていなかった。

〔発明の目的〕 本発明の目的は、ユーザが構成するマイクロコンピュー
タシステムに最適なマルチレジスタ数を自由に定義でき
る汎用性・柔軟性に富むマルチレジスタセット方式のマ
イクロコンピュータを提供することにある。

更に本発明の他の目的は、プロシジャ・コール／リター
ン時のオーバヘッド時間を大幅に短縮できるマルチレジ
スタセット方式のマイクロコンピュータを提供すること
にある。

〔発明の概要〕

上記目的を達成する為、本発明では、命令で制御できる
レジスタと、該レジスタの内容に対応したレジスタセッ
トを構成できるメモリを設け、前記レジスタの値に従っ
て前記メモリ内に各プロシジャのレジスタセットを割り
当てている。更にレジスタセットとして割り当てない部
分は、主記憶の一部として扱う事のできる様にしている
。

また、プロシジャ間のパラメータの授受を行な　　　　
　　、−う際に、複数のタスク間で共通に用いられるデ
ータを物理的に同一のレジスタに格納する様にして処理
速度を向上させようとするものである。

〔発明の実施例〕　　　　　　　　　　　　　　　　　
　　　　−以下、本発明の一実施例を第１図から第１０
図により説明する。

第１図はマルチレジスタセット方式のマイクロコンピュ
ータの全体構成を示す。マイクロコンピュータ１０は、
マルチレジスタセットが収納されたＲＡＭＩＩ、主にデ
ータ演算を実行するＥユニット（Ｅｘｅｃｕｔｉｏｎ　
Ｕｎｉｔ）　１２、命令フェッチ及びバス制御を実行す
るＢユニット（Ｂｕｓ　Ｕｎｉｔ）　１３、アドレス生
成部１４、タスク番号指定部１５、タスク数記憶部１６
、ベースアドレス指定部１７、タスク境界検出回路１８
及びこれらの要素を制御するＣユニット（Ｃｏｎｔｒｏ
ｌ、　Ｕｎｉｔ）　１９を含んで構成されている。

前記構成要素の内、Ｂユニット１３、アドレス生成部１
４、タスク数記憶部１６、ベースアドレス指定部１７は
Ｄバス１ａ及びＡバス１ｂに、ＲＡＭＩＩ、Ｅユニット
１２、タスク番号指定部１５はＤバス１ａに各々接続さ
れている。Ｃユニット１９からＥユニット１２へは制御
信号ＩＣが、Ｂユニット１３へは制御信号１ｄが、アド
レス生成部１４へは制御信号１ｅ及びＢユニットからの
信号１ｆに含まれるレジスタ指定情報１ｇが、タスク番
号指定部１５へは制御信号１ｈが、タスク数記憶部１６
へは制御信号１１が、ベースアドレス指定部へは制御信
号１ｊがそれぞれ送出される様になっている。またタス
ク番号指定部１５には図示していない周辺装置からの割
り込みに伴なったイベント発生信号ＩＫ及びプロシジャ
・コール／リターン時のイベント発生信号ＩＱが入力さ
れるようになっている。またＥユニット１２とＢユニッ
ト１３との間はデータ転送バス１ｍによって連結されて
いる。更に、信号１ｎはタスク番号指定部１５で得られ
るタスク番号であり、信号１ｐはアドレス生成部１４で
得られるＲＡＭＩＩ入力する物理アドレス情報である。

ここで、これらの要素からなるマイクロコンピュータ１
０の動作の概要を説明する。

マイクロコンピュータ１０の外部の主記憶装置からシス
テムバスを介して読み出された命令語はＤバス１ａを介
してＢユニット１３に入力される。

この命令語は必要に応じて信号１　ｆとしてＣユニット
に転送それる。Ｃユニット１９は、入力された命令語を
解読し、命令語がレジスタを用いる命令である場合、命
令語中のレジスタ指定フィールドに指定されているレジ
スタ指定情報をアドレス生成部１４に出力すると共に、
制御信号ＩＣをＥユニットに出力する。

タスク番号指定部１５は、外部に設けられた周辺装置や
内部のサブルーチン割込み実行等に伴なって入力される
イベント発生信号ＩＫ或はＩＱに従って、イベントに対
応したタスクを選択すると共に後述する手順に従ってそ
のタスクに対応したレジスタセットを識別できるタスク
番号を指定しアドレス生成部１４に送出する。

アドレス生成部１４は、タスク番号１ｎとレジスタ指定
情報１ｇから後述する手順に従ってＲＡＭＩＩの対応す
る物理アドレスを生成し、該物理アドレスをＲＡＭＩＩ
に送出する。

ＲＡＭＩＩでは、前記物理アドレスに対応する記憶部の
内容が読み出され、Ｄバス１ａに送出される。

Ｅユニット１２は制御信号ＩＣに基づいて、Ｄバス１ａ
の内容を取り込むとともに指定された演算を実行する。

この演算によって得られたデータは、Ｄバス１ａを介し
て命令で指定された記憶部置に書き込まれる。

一方、あるタスクが実行されている時に、それよりも優
先順位の高いイベント発生信号ＩＫ或はＩＱが入力され
ると、タスク番号指定部１５より信号１ｑを介してタス
ク更新の要求が起こり、Ｃユニット１９は必要に応じて
現在実行中のタスク番号等の所要データをＤバス１ａを
介して主記憶、装置のスタックに退避する様に制御する
。更に、Ｃユニット１９は前記優先順位の高いイベント
に、対応したタスクに応じた環境に更新する様に制御す
る。これに基づいて前述と同様に、タスク番号指定部１
５では新しいタスクに対応したレジスタセットを識別で
きるタスク番号を指定する。この様に、イベント発生信
号ＩＫ或はＩＱが入力される毎に現タスクとの優先順位
を判定し、優先順位が高い場合はタスクの更新を行なっ
てゆき、タスク番号１ｎが、タスク数記憶部１６に予め
定義して置いたタスク数１ｒを超えた時、タスク境界検
出回路１８によってオーバーフローが検出され、信号１
ｓを介してＣユニットへトラップを知らせる。これに基
づいてＣユニットは、適宜室められた処理を行なう様に
制御する。

第２図はタスク番号指定部１５の詳細な構成を示したも
のである。タスク番号指定部１５はイベント発生信号Ｉ
Ｋを同期化するための第１のフリップフロップ群２１及
び第２のフリップフロップ群２２と、そのイベン１〜の
優先判定をする優先判定回路２３と、タスク番号を記憶
するタスク番号レジスタ２４と、該タスク番号レジスタ
２４の内容を制御信号１ｈの一部である１ｈ−３に基づ
いて１の加算或は１の減算を行なうインクリメンタ／デ
ィフリメンタ２５と、タスク番号を一時記憶するタスク
番号ランチ２６より成る。

図に従ってその動作を説明する。

マイクロコンピュータ１０内の基本クロックφ工。

φ２とは非同期に入力されたイベント発生信号ＩＫは、
第１のブリップフロップ群２１でサンプルされ、第２の
フリップフロップ群２２で基本クロックφ２に同期化さ
れる。このイベント信号は優先判定回路２３に送られ、
現タスクよりも優先知信号１ｑを発生して、Ｃユニット
へ知らせる。

これに応じてＣユニットからは制御信号１ｈが送出され
、前記イベント発生前のタスク番号を更新した新しいタ
スク番号がタスク番号レジスタ２４に記憶される様に制
御される。更にタスク処理実行中にプロシジャ・コール
／リターン等が発生した場合には、Ｃユニットから信号
１ａが発せられタスクの更新が速やかに行なわれる。

ところで、タスク番号レジタスがＤバス１ａに接続され
ているが、これは、命令でタスク番号レジスタ２４が指
定でき、しかもその内容の読み出しや書き込みができる
様に構成している為である。

本実施例では、タスク番号指定レジスタ２４の内容を変
更する命令が実行されると、該命令を実行する直前のタ
スク番号指定レジスタ２４が示すタスク番号、即ち変更
前のタスク番号を、前記命令を実行終了後の変更された
タスク番号が示すレジスタセットの中のスタックポイン
タを用いて、スタックに退避する。一方、退避された変
更前の（托） タスク番号を回復する為に、現在のタスク番号が示すレ
ジスタセットの中のスタックポインタが示すスタックか
ら内容を読み出して前記タスク番号指定レジスタへ格納
する命令が用意されている。

第３図はアドレス生成部１４の詳細な構成を示したもの
である。

アドレス生成部１４はタスク番号１ｎとレジスタ指定情
報１ｇからＲＡＭＩＩの物理アドレス情報を生成する部
分で、グローバルベースレジスタ３１、ローカルベース
レジスタ３２、比較器３３領域判定回路３４、ＲＡ　Ｍ
物理アドレス生成回路３５から成る。

グローバルベースレジスタ３１及びローカルベースレジ
スタ３２は、命令で指定でき、その内容を自由に書き換
えることができるレジスタである。

比較器３３はグローバルベースレジスタ３］の内容３ａ
とレジスタ指定情報１ｇに含まれるレジスタ番号の比較
及びローカルベースレジスタ３２の内容３ｂと前記レジ
スタ番号の比較を行なう回路である。比較の結果は各々
信号Ｇ及びＬとして領域判定回路３４に送出される。

領域判定回路３４では、信号Ｇ及びＬに従ってグローバ
ル領域、ローカルコモン領域、ローカルバンク領域の３
つの領域のいずれか］、っを判定しＲＡＭＩＩの物理ア
ドレスの生成に必要な情報を制御信号３ｃとして送出す
る。

ＲＡＭ物理アドレス生成回路３５では、制御信号３ｃ及
び１ｅに基づいてタスク番号１ｎとレジスタ指定情報１
ｇに含まれるレジスタ番号からオンチップＲＡＭの物理
アドレスを生成する。

本実施例ではＲＡＭＩＩが１１５２バイトであり、１、
タスクが６４バイトである。従って１タスク当り３２ビ
ツトレジスタを１６本構成できる。

以下、実施例に基づいて、アドレス生成部１４の各構成
要素の詳細な動作の一例を述べる。

（１）偶数のタスク番号から奇数のタスク番号へタスク
がスイッチした場合 グローバルベースレジスタ３１の内容が４、ローカルベ
ースレジスタ３２の内容が４である時、第４図（ａ）に
示す様にタスク＃２ｎ＋１のレジスタは、グローバル領
域、ローカルコモン領域。

ローカルバンク領域の３つの領域に分割され、それぞれ
の領域に属するレジスタは （ｉ）　　グローバル領域：　Ｒｏ　”−Ｒ８（ｉｉ）
　　ローカルコモン領域：Ｒ１δ〜Ｒｔｚ（ｉｉｉ）　
　ローカルバンク領域＝Ｒ番〜Ｒ１１となる。

（２）奇数のタスク番号から偶数のタスク番号へタスク
がスイッチした場合 グローバルベースレジスタ３１の内容が４、ローカルベ
ースレジスタ３２の内容が４である時、第４図（ｂ）に
示す様にタスク＃２ｎ＋２のレジスタは、前記（１）と
同様３つの領域に分割され、それぞれの領域に属するレ
ジスタは （ｉ）　　グローバル領域：　Ｒｏ　”Ｒａ（…）　ロ
ーカルコモン領域：Ｒ４−Ｒ７（ｉｉｉ）　　ローカル
バンク領域：Ｒ８−Ｒ１１１となる。

今　タスク番号１からタスク番号２ヘタスクがスイッチ
した場合を考える。この場合、前記（２）の奇数のタス
ク番号から偶数のタスク番号へタスクがスイッチした場
合に相当するので、次に示す動作となる。

（ｉ）　　グローバル領域のレジスタＲｏ”Ｒｓのアク
セス タスク＃２のＲｏ”Ｒａを指定するとタスク＃０のＲｏ
”Ｒａがアクセスされる。

（…）　ローカルコモン領域のレジスタＲ４〜Ｒ７のア
クセス タスク＃２のＲ４−Ｒ７を指定すると一世代前のタスク
であるタスク＃１のＲ４−Ｒ７がアクセスされる。

（■）　ローカルバンク領域のレジスタＲ８〜Ｒ１１１
のアクセス タスク＃２のＲ４−Ｒ７を指定すると現タスクであるタ
スク＃２のＲ４−Ｒ７がアクセスされる。

この様子を示したものが第５図である。即ち、いずれの
タスクにおいてもグローバル領域のレジスタを指定する
とタスク＃０の対応するレジスタがアクセスされる。ま
て、ローカルコモン領域のレジスタを指定すると一世代
前のタスクの対応するレジスタがアクセスサれる。また
、ローカルバンク領域のレジスタを指定すると現在のタ
スクの対応するレジスタがアクセスされる。

以上の事から、タスク間でパラメータの引き渡しなどで
その値を授受したい場合、前記グローバルベースレジス
タ３１及びローカルベースレジスタ３２の内容を予め適
宜指定しておくだけで、タスク間のパラメータ授受の必
要はなく、高速なタスク切り換えが可能となる。

第６図は比較器３３の詳細構成を示したものである。

比較器３３は、グローバル領域を識別できる比較回路６
１及びローカルバンク領域を識別できる比較回路６２か
ら成る。

前記比較回路６１はレジスタ指定情報１ｇに含まれるレ
ジスタ番号Ａとグローバルベースレジスタ３１の出力３
ａであるグローバルベース値Ｂを比較し、Ａ＜Ｂなら出
力信号Ｇとして論理レベル“１”を出力し、それ以外の
場合は“Ｑ　ｊｌを出力する。

また、前記比較回路６２は、奇数番号のタスクから偶数
番号のタスクヘスイッチした場合にローカルバンク領域
を識別できる比較回路６２１と偶数番号のタスクから奇
数番号のタスクヘスイッチした場合にローカルバンク領
域を識別できる比較回路６２２から成っており、それぞ
れの出力６ａ。

６ｂはレジスタ番号Ａがローカルバンク領域に属する場
合に論理レベルＩｔ　１　ｊｌが出方される様に構成さ
れている。またマルチプレクサ６２３は、Ｃユニットか
らの信号１ｅによって制御できるフリップフロップ６２
４の出力６とに従って出力６ａと６ｂのいずれか一方を
適宜選択し、信号りとして出力する様に構成されている
。

第７図は領域判定回路３４の判定処理の内容を示したも
のである。

まず、信号Ｇの内容に従ってグローバル領域が否かを判
定する。

（ｉ）Ｙの時ニゲローバル領域であると認識し、グロー
バルタスク番号とレジスタ番号を用いてＲＡＭＩＩの物
理アドレスを生成するように指示する信号７ａを出力す
る。

（ｊｉ）Ｎの時ニゲローバル領域でないと認識し、次の
ステップへ進む。

次に、信号りの内容に従ってローカルバンク領域かロー
カルコモン領域力を判定する。

（ｉｉｉ　）　Ｙの時：ローカルバンク領域であると認
識し、現タスク番号とレジスタ番号を用いてＲＡＭ１１
の物理アドレスを生成するように指示する信号７Ｃを出
力する。

（ｔｖ）Ｎの時：ローカルコモン領域であると認識し、
−世代前のタスク番号とレジスタ番号を用いてＲＡＭＩ
Ｉの物理アドレスを生成するように指示する信号７ｂを
出力する。

以上の様な手段で得た信号７ａ、７ｂ、７ｃが信号３ｃ
としてＲＡＭ物理アドレス生成回路３５に送出される。

第８図はＲＡＭ物理アドレス生成回路３５の物理アドレ
ス生成手段を示したものである。

本実施例ではＲＡＭＩＩを１１５２バイトとしている為
、物理アドレスはＯ〜１１５１となっている。更にＲＡ
ＭＩＩ内に構成するタスクの数を１６とした時の動作例
について説明する。

タスク数が１６の場合、タスク番号指定部１５より得ら
れるタスク番号１ｎの下位４ビツトがタスク番号として
有効な値を含んでいる。従って、下記手順に従って物理
アドレスの生成を行なう。

（１）ステップＩ Ｃユニット１９からのレジスタ指定情報１ｇに含まれる
レジスタ番号（ｒｇｒｚｒｔｒｏ）２と領域判定回路３
４で出力された信号３Ｃに基づいたタスク番号（ｔ　ｓ
　ｔ　ｘ　ｔ　ｔ　ｔ　ｏ）ｚを入力とする。

（２）ステップ２ タスク番号を反転し、結果（τｇｔｚτ１　ｔ　ｏ）ｚ
をＴ１とする。

（３）ステップ３ Ｔ１を左シフトする。この時下位側からＯを代入する。

この操作を６回行ない、その結果（ｔｓτ２　ｔ　１　
ｔ　ｏｏｏｏｏｏｏ）ｚをＴ２とする。

（４）ステップ４ レジスタ番号を左シフトする。この時下位側力１ら０を
代入する。この操作を２回行ない、その結果（ｒｇｒｚ
ｒｔｒｏｏＯ）２をＲ１とする。

（５）ステップ５ Ｔ２とＲ１を加算し、その結果 （ｔｇｔｚｔｔｔ、ｏｒｇｒｚｒｔｒｏｏ　Ｏ）ｚをＡ
１とする。

（６）ステップ６ Ａ１にオフセット（０８０）１Ｂを加算し、その結果を
Ａ２とする。例えばタスク番号が（００００）ｚの時Ａ
２は（１０００１ｒ　ｓ　ｒ　ｚ　ｒ　１　ｒ　ｏｏｏ
）となる。

この時のオフセット値はＲＡＭＩＩの総容量が決定すれ
ば一意に決まる値であり１１５２バイトの場合に前記の
値となる。

（７）ステップ７ Ａ２の上位９ビツト’ＪＯＯ１ｒｇｒｚｒｔｒｏ”をＲ
ＡＭＩ　１の上位９ビツトのアドレスとしてアクセスす
る。即ち４バイトを同時にアクセスする。

これは１つのレジスタが３２ビツトとしたからであって
、本実施例に限るものである。

第９図はペースアドレス指定部１７に含まれたＲＡＭペ
ースレジスタ９１の内容に基づいたオフチップ主記憶装
置９０とオンチップのＲＡＭＩＩの関係を示したもので
ある。ＲＡＭペースレジスタ９１は命令で指定できてそ
の内容が自由に設定できるレジスタである。該ＲＡＭペ
ースレジスタ９１にオフチップ主記憶９０の任意のアド
レス値を設定すると該アドレスから始まる１１５２バイ
トまでのアドレス空間はオンチップしたＲ、ＡＭｌｌに
割り当てられる。従ってＢユニット１３で指定するメモ
リのアドレスが前記アドレス空間に含まれる時、マイク
ロコンピュータ１０は、ＲＡＭＩＩをアクセスする。従
って、ＲＡＭペースレジスタ９１の内容を変更するだけ
でマイクロコンピュータ１０内のＲＡＭＩＩはオフチッ
プ主記憶９０の任意の位置に再配置できる様に制御でき
る。本実施例ではタスクの処理に必要なレジスタセット
を定義した領域をメモリとしてアクセスできない様にＲ
ＡＭＩＩ内のレジスタ領域とそれ以外の領域を識別する
アドレス検出手段が付加されている。

第１０図はタスク境界検出回路１８の構成を示したもの
である。タスク数記憶部１６に記憶されたタスク数１ｒ
とタスク番号１ｎを比較し、タスク番号１ｎがタスク数
１ｒを超えた時、Ｃユニット１９の割り込みベクタ発生
回路１０１へ信号１ｓを介してオーバーフローを知らせ
る。これによってＣユニット１９はタスクがオーバーフ
ローをした事を知り、予め定めた例外処理を実行するし
くみになっている。本実施例では、タスク数記・憶部１
６は命令で指定できその内容を書き換えできるレジスタ
で構成しており、該タスク数記憶部の内容が （ｉ）Ｏの時２タスク （…）１の時４タスク （■）２の時８タスク （Ｋ）３の時１６タスク となる様に構成している為、タスク番号の最大値はタス
ク数記憶部の内容をＮとすれば２Ｎ＋１となる。従って
Ｎより２Ｎ＋２を得るタスク番号の最大値発生回路１０
２が付加されているが、該タスク番号の最大値発生回路
１０２は本実施例に限ったものである。

〔発明の効果〕

以上説明したように、本発明によれば、イベント発生に
伴なうタスク・スイッチ時に、レジスタセットを切り換
えるだけでよく、主メモリ等へのデータ退避・回復が不
要となることから、高速でタスク・スイッチを行なうこ
とができ、処理速度また、タスク間で共通なアクセス領
域を命令で自由に設定できるので、パラメータの授受の
為の時間が無くなり、処理速度を向上させることができ
る。更に、プロシジャ毎にレジスタのローカル領域を増
減できるので使用できるレジスタの自由度が増しソフト
ウェアを簡単化することができる。

また、タスクの数を命令で自由に設定できるので、ユー
ザの応用に適合したシステムを構築できる。更に、タス
クとして使用されない部分を主記憶装置として使用でき
るので、ＲＡＭをオンチップしたシングルチップマイコ
ンと同等の機能が生じ、ユーザのシステム構成に柔軟に
対応できる効果が生ずる。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチレジスタセット方式
のマイクロコンピュータの全体構成図、第２図はタスク
番号指定部の構成図、第３図はアドレス生成部の構成図
、第４図、第５図はレジスタのオーバーラツプの様子を
示した図、第６図は第３図の比較器の構成図、第７図は
領域判定の手順を示す図、第８図は物理アドレス生成の
手順を示す図、第９図はＲＡＭとオフチップ主記憶との
関係を示す図、第１０図はタスク境界検出回路の構成図
である。 １１・・・ＲＡＭ、１５・・・アドレス生成部、１５・
・・タスク番号指定部、１６・・・タスク数記憶部、１
７・・・ベースアドレス指定部、１８・・・タスク境界
検出回路、３１・・・グローバルベースレジスタ、３２
・・・ローカルベースレジスタ、３４・・・領域判定回
路、３５・・・ＲＡＭ物理アドレス生成回路。

Claims (1)

1. 【特許請求の範囲】 １、命令及びオペランドを記憶する主記憶装置を付加的
   に含み、前記命令に応答してデータ処理を行ない、かつ
   、複数のレジスタセットから成るマルチレジスタセット
   方式のマイクロコンピュータに於いて、 ａ、前記複数のレジスタセットの任意の１組を識別でき
   るタスク番号を指定できるタスク番号指定手段と、 ｂ、前記レジスタセットの総組数を識別できる情報を記
   憶できるタスク数記憶手段と、 ｃ、前記主記憶装置の一部或は全てに相当するメモリで
   あつて、前記タスク数記憶手段で指定する数のレジスタ
   セットを構成するのに必要な記憶素子容量以上の容量か
   ら成る随時読み出し書き込み可能なメモリと、 ｄ、前記メモリに接続し得て、命令語に含まれるレジス
   タ指定情報と前記タスク番号から前記メモリの物理アド
   レスを生成するアドレス生成手段 を備え、前記命令がレジスタをアクセスする命令であつ
   た時、前記タスク番号指定手段で指定したタスク番号が
   前記タスク数記憶手段で記憶した情報が示すタスクの総
   数を超えない事を確認して、前記アドレス生成手段によ
   つて得られる物理アドレスが示すメモリをアクセスする
   様に構成した事を特徴とするマルチレジスタセット方式
   のマイクロコンピュータ。 ２、特許請求の範囲第１項記載の発明において、前記タ
   スク数記憶手段は命令語で指定できる記憶装置を含み、
   該記憶装置は命令を実行することでその内容が書き換え
   可能な記憶装置である事を特徴とするマルチレジスタセ
   ット方式のマイクロコンピュータ。 ３、特許請求の範囲第１項記載の発明において、タスク
   番号指定手段はタスク番号指定レジスタを含み、該タス
   ク番号指定レジスタは命令語で指定できて、命令を実行
   する事でその内容が書き換え可能なレジスタであり、タ
   スクの切換え要求が起こる毎にタスク番号指定レジスタ
   の内容を常に一定の数だけ更新してタスクの処理を実行
   する様に構成した事を特徴とするマルチレジスタセット
   方式のマイクロコンピュータ。 ４、特許請求の範囲第３項記載の発明において、タスク
   の切換え要求は、予めイベントに対応させて定めた優先
   順位に従つて優先判定を行なつた後、現タスクよりも優
   先順位の高いイベントであると判断した時に発生する様
   に構成した事を特徴とするマルチレジスタセット方式の
   マイクロコンピュータ。 ５、特許請求の範囲第３項記載の発明において、タスク
   番号指定手段は、タスク番号指定レジスタの内容を変更
   できるある命令が実行された時、該命令を実行する直前
   のタスク番号指定レジスタが示す第１のタスク番号を、
   前記命令を実行終了直後のタスク番号指定レジスタが示
   す第２のタスク番号に対応するレジスタセットに含まれ
   た予め定めと特定の第１のレジスタの内容をアドレスと
   するメモリに退避し、前記命令でなくて他のある命令を
   実行すると退避された前記第１のタスク番号を前記タス
   ク番号指定レジスタに回復させる手段を含んで構成した
   事を特徴とするマルチレジスタセット方式のマイクロコ
   ンピュータ。 ６、特許請求の範囲第１項記載のマイクロコンピュータ
   であつて、前記主記憶装置の物理アドレスの任意の位置
   を示すことのできるアドレス指定手段を備え、該アドレ
   ス指定手段が示す前記主記憶装置の第１の物理アドレス
   から前記第１の物理アドレスと異なる第２の物理アドレ
   スまでの連続した範囲をアクセスする場合は前記メモリ
   の予め対応付けた部分をアクセスする様に構成した事を
   特徴とするマルチレジスタセット方式のマイクロコンピ
   ュータ。 ７、特許請求の範囲第６項記載の発明において、アドレ
   ス指定手段は前記第１のアドレスを記憶できるレジスタ
   であり、命令を実行する事でその内容が書き換え可能な
   レジスタである様に構成した事を特徴とするマルチレジ
   スタセット方式のマイクロコンピュータ。 ８、特許請求の範囲第１項記載のマイクロコンピュータ
   であつて、タスク番号指定手段で指定したタスク番号が
   タスク数記憶手段で記憶した情報が示すタスクの総数を
   超えた事を検出できる検出手段を備えた事を特徴とする
   マルチレジスタセット方式のマイクロコンピュータ。 ９、特許請求の範囲第１項記載の発明において、アドレ
   ス生成手段は、 ａ、命令語で指定でき、その内容が書き換え可能な第１
   のレジスタと、 ｂ、１組のレジスタセットの中の２つのレジスタ番号の
   一方のレジスタ番号から始まり他方のレジスタ番号に至
   るまでの一連のレジスタ群を識別できる識別手段 を備え、前記第１のレジスタの内容が前記２つのレジス
   タ番号のいずれか一方を指定し得て、あるタスクが実行
   中に、命令で前記レジスタ群に含まれるレジスタを指定
   した場合、現在のタスク番号とは無関係に予め定めたタ
   スク番号の示すレジスタセットの中の対応するレジスタ
   番号のレジスタをアクセスする様に構成した事を特徴と
   するマルチレジスタセット方式のマイクロコンピュータ
   。 １０、特許請求の範囲第１項記載の発明において、アド
   レス生成手段は、 ａ、命令語で指定でき、その内容が書き換え可能な第１
   のレジスタと、 ｂ、１組のレジスタセットの中の２つのレジスタ番号の
   一方のレジスタ番号から始まり他方のレジスタ番号に至
   るまでの一連のレジスタ群を識別できる識別手段 を備え、前記第１のレジスタの内容が前記２つのレジス
   タ番号のいずれか一方を指定し得て、少なくとも１回以
   上のタスクの更新を行なつた後のタスクが実行中に、命
   令で前記レジスタ群に含まれるレジスタを指定した場合
   、現在のタスク番号に更新する直前のタスクのタスク番
   号の示すレジスタセットの中の対応するレジスタ番号の
   レジスタをアクセスする様に構成した事を特徴とするマ
   ルチレジスタセット方式のマイクロコンピュータ。