JPH0724025B2

JPH0724025B2 - マルチレジスタセツト方式のマイクロコンピユ−タ

Info

Publication number: JPH0724025B2
Application number: JP60177542A
Authority: JP
Inventors: 博之木田; 英雄前島; 志朗馬場
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-14
Filing date: 1985-08-14
Publication date: 1995-03-15
Anticipated expiration: 2010-03-15
Also published as: JPS6238943A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、マルチレジスタセツト方式のマイクロコンピ
ユータに係り、特にマイクロコンピユータシステム設計
を行なう際に好適なマルチレジスタセツトを構築できる
マイクロコンピユータに関する。

〔発明の背景〕

近年、半導体、特にMOS（Metal Oxide Semiconductor）
の微細化技術の進歩により、マイクロコンピユータも高
機能，高性能化が図られる様になつてきた。その１つに
汎用レジスタ方式が挙げられる。これは、マイクロコン
ピユータ内に数多くのレジスタを設け、このレジスタ間
で各種の演算を実行するようにして高速性能を得るもの
である。しかし、プロシジヤ・コール／リターン等のタ
スクスイツチングの頻度を高い処理を行なう場合には、
汎用レジスタ群の内容を必要に応じてスタツク（first
−In Last−out型のメモリ）へ退避したり、スタツクか
ら回復させたりする頻度が高くなり、この退避と回復の
時間の為に処理全体の時間が増加し高速化が妨げられる
ことがある。特に、汎用レジスタの数が多くなる様、こ
の退避，回復に要する時間が莫大なものになる。

このような問題を解決する一手段として、複数のレジス
タセツトを設け、タスク毎に切り換えて使用するマルチ
レジスタセツト方式が既に知られている。〔アイ・イー
・イー・イーマイクロ,vol.2,No.4,第13頁 1982年11
月（IEEE MICRO,vol.2,No.4,p.13 Nov.1982）〕この方式によれば、プロシジヤを呼び出すたびにメモリ
へレジスタを退避し、プロシジヤから戻るたびに元のパ
ラメータを復元するという処理を避けることができる。
更に複数のプロシジヤ間でのパラメータの授受を必要と
せず、その結果、高速なタスク処理を実現できる。

しかしながら、プロシジヤのネステイング（入れ子構
造）が比較的浅い応用に対しては、数多くのレジスタセ
ツトのわずかしか使用されず、ハードウエア・リソース
が有効に生かされない結果となる。また、プロシジヤ間
でのパラメータの授受に使用されるレジスタとプロシジ
ヤ間では結合のないレジスタの数が固定である為、例え
ば後者のレジスタが極端に多く必要とするプロシジヤの
処理に対しては、前者のレジスタを余りぎみに使用して
いたとしても後者のレジスタの不足を補うためにメモリ
の使用を余儀なくされる。この場合でもハードウエア・
リソースを十分に生かし切つていないが、これらの点に
ついては特に配慮されていなかつた。

〔発明の目的〕

本発明の目的は、ユーザが構成するマイクロコンピユー
タシステムに最適なマルチレジスタ数を自由に定義でき
る汎用性・柔軟性に富むマルチレジスタセツト方式のマ
イクロコンピユータを提供することにある。

更に本発明の他の目的は、プロシジヤ・コール／リター
ン時のオーバヘツド時間を大幅に短縮できるマルチレジ
スタセツト方式のマイクロコンピユータを提供すること
にある。

〔発明の概要〕

上記目的を達成する為、本発明では、命令で制御できる
レジスタと、該レジスタの内容に対応したレジスタセツ
トを構成できるメモリを設け、前記レジスタの値に従つ
て前記メモリ内に各プロシジヤのレジスタセツトを割り
当てている。更にレジスタセツトとして割り当てない部
分は、主記憶の一部として扱う事のできる様にしてい
る。

また、プロシジヤ間のパラメータの授受を行なう際に、
複数のタスク間で共通に用いられるデータを物理的に同
一のレジスタに格納する様にして処理速度を向上させよ
うとするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図から第10図により説明
する。

第１図はマルチレジスタセツト方式のマイクロコンピユ
ータの全体構成を示す。マイクロコンピユータ10は、マ
ルチレジスタセツトが収納されたRAM11、主にデータ演
算を実行するＥユニツト（Execution Unit）12、命令フ
エツチ及びバス制御を実行するＢユニツト（Bus Unit）
13、アドレス生成部14、タスク番号指定部15、タスク数
記憶部16、ベースアドレス指定部17、タスク境界検出回
路18及びこれらの要素を制御するＣユニツト（Control
Unit）19を含んで構成されている。

前記構成要素の内、Ｂユニツト13、アドレス生成部14、
タスク数記憶部16、ベースアドレス指定部17はＤバス1a
及びＡバス1bに、RAM11、Ｅユニツト12、タスク番号指
定部15はＤバス1aに各々接続されている。Ｃユニツト19
からＥユニツト12へは制御信号1cが、Ｂユニツト13へは
制御信号1dが、アドレス生成部14へは制御信号1e及びＢ
ユニツトからの信号1fに含まれるレジスタ指定情報1g
が、タスク番号指定部15へは制御信号1hが、タスク数記
憶部16へは制御信号1iが、ベースアドレス指定部へは制
御信号1jがそれぞれ送出される様になつている。またタ
スク番号指定部15には図示していない周辺装置からの割
り込みに伴なつたイベント発生信号1K及びプロシジヤ・
コール／リターン時のイベント発生信号1lが入力される
ようになつている。またＥユニツト12とユニツト13との
間はデータ転送バス1mによつて連結されている。更に、
信号1nはタスク番号指定部15で得られるタスク番号であ
り、信号1pはアドレス生成部14で得られるRAM11入力す
る物理アドレス情報である。

ここで、これらの要素からなるマイクロコンピユータ10
の動作の概要を説明する。

マイクロコンピユータ10の外部の主記憶装置からシステ
ムバスを介して読み出された命令語はＤバス1aを介して
Ｂユニツト13に入力される。この命令語は必要に応じて
信号1fとしてＣユニツトに転送それる。Ｃユニツト19
は、入力された命令語を解読し、命令語がレジスタを用
いる命令である場合、命令語中のレジスタ指定フイール
ドに指定されているレジスタ指定情報をアドレス生成部
14に出力すると共に、制御信号1cをＥユニツトに出力す
る。

タスク番号指定部15は、外部に設けられた周辺装置や内
部のサブルーチン割込み実行等に伴なつて入力されるイ
ベント発生信号1K或は1lに従つて、イベントに対応した
タスクを選択すると共に後述する手順に従つてそのタス
クに対応したレジスタセツトを識別できるタスク番号を
指定しアドレス生成部14に送出する。

アドレス生成部14は、タスク番号1nとレジスタ指定情報
1gから後述する手順に従つてRAM11の対応する物理アド
レスを生成し、該物理アドレスをRAM11に送出する。

RAM11では、前記物理アドレスに対応する記憶部の内容
が読み出され、Ｄバス1aに送出される。

Ｅユニツト12は制御信号1cに基づいて、Ｄバス1aの内容
を取り込むとともに指定された演算を実行する。この演
算によつて得られたデータは、Ｄバス1aを介して命令で
指定された記憶装置に書き込まれる。

一方、あるタスクが実行されている時に、それよりも優
先順位の高いイベント発生信号1K或は1lが入力される
と、タスク番号指定部15より信号1qを介してタスク更新
の要求が起こり、Ｃユニツト19は必要に応じて現在実行
中のタスク番号等の所要データをＤバス1aを介して主記
憶装置のスタツクに退避する様に制御する。更に、Ｃユ
ニツト19は前記優先順位の高いイベントに対応したタス
クに応じた環境に更新する様に制御する。これに基づい
て前述と同様に、タスク番号指定部15では新しいタスク
に対応したレジスタセツトを識別できるタスク番号を指
定する。この様に、イベント発生信号1K或は1lが入力さ
れる毎に現タスクとの優先順位を判定し、優先順位が高
い場合はタスクの更新を行なつてゆき、タスク番号1n
が、タスク数記憶部16に予め定義して置いたタスク数1r
を超えた時、タスク境界検出回路18によつてオーバーフ
ローが検出され、信号1sを介してＣユニツトへトラツプ
を知らせる。これに基づいてＣユニツトは、適宜定めら
れた処理を行なう様に制御する。

第２図はタスク番号指定部15の詳細な構成を示したもの
である。タスク番号指定部15はイベント発生信号1Kを同
期化するための第１のフリツプフロツプ群21及び第２の
フリツプフロツプ群22と、そのイベントの優先判定をす
る優先判定回路23と、タスク番号を記憶するタスク番号
レジスタ24と、該タスク番号レジスタ24の内容を制御信
号1hの一部である1h−３に基づいて１の加算或は１の減
算を行なうインクリメンタ／デイフリメンタ25と、タス
ク番号を一時記憶するタスク番号ラツチ26より成る。

図に従つてその動作を説明する。

マイクロコンピユータ10内の基本クロツクφ₁,φ_２とは
非同期に入力されたイベント発生信号1Kは、第１のフリ
ツプフロツプ群21でサンプルされ、第２のフリツプフロ
ツプ群22で基本クロツクφ_２に同期化される。このイベ
ント信号は優先判定回路23に送られ、現タスクよりも優
先順位が高いと判定された場合は、イベント発生検知信
号1qを発生して、Ｃユニツトへ知らせる。これに応じて
Ｃユニツトからは制御信号1hが送出され、前記イベント
発生前のタスク番号を更新した新しいタスク番号がタス
ク番号レジスタ24に記憶される様に制御される。更にタ
スク処理実行中にプロシジヤ・コール／リターン等が発
生した場合には、Ｃユニツトから信号1lが発せられタス
クの更新が速やかに行なわれる。

ところで、タスク番号レジタスがＤバス1aに接続されて
いるが、これは、命令でタスク番号レジスタ24が指定で
き、しかもその内容の読み出しや書き込みができる様に
構成している為である。

本実施例では、タスク番号指定レジスタ24の内容を変更
する命令が実行されると、該命令を実行する直前のタス
ク番号指定レジスタ24が示すタスク番号、即ち変更前の
タスク番号を、前記命令を実行終了後の変更されたタス
ク番号が示すレジスタセツトの中のスタツクポインタを
用いて、スタツクに退避する。一方、退避された変更前
のタスク番号を回復する為に、現在のタスク番号が示す
レジスタセツトの中のスタツクポインタが示すスタツク
から内容を読み出して前記タスク番号指定レジスタへ格
納する命令が用意されている。

第３図はアドレス生成部14の詳細な構成を示したもので
ある。

アドレス生成部14はタスク番号1nとレジスタ指定情報1g
からRAM11の物理アドレス情報を生成する部分で、グロ
ーバルベースレジスタ31、ローカルベースレジスタ32、
比較器33領域判定回路34、RAM物理アドレス生成回路35
から成る。

グローバルベースレジスタ31及びローカルベースレジス
タ32は、命令で指定でき、その内容を自由に書き換える
ことができるレジスタである。

比較器33はグローバルベースレジスタ31の内容3aとレジ
スタ指定情報1gに含まれるレジスタ番号の比較及びロー
カルベースレジスタ32の内容3bと前記レジスタ番号の比
較を行なう回路である。比較の結果は各々信号Ｇ及びＬ
として領域判定回路34に送出される。

領域判定回路34では、信号Ｇ及びＬに従つてグローバル
領域，ローカルコモン領域，ローカルバンク領域の３つ
の領域のいずれか１つを判定しRAM11の物理アドレスの
生成に必要な情報を制御信号3cとして送出する。

RAM物理アドレス生成回路35では、制御信号3c及び1eに
基づいてタスク番号1nとレジスタ指定情報1gに含まれる
レジスタ番号からオンチツプRAMの物理アドレスを生成
する。

本実施例ではRAM11が1152バイトであり、１タスクが64
バイトである。従つて１タスク当り32ビツトレジスタを
16本構成できる。

以下、実施例に基づいて、アドレス生成部14の各構成要
素の詳細な動作の一例を述べる。

（１）偶数のタスク番号から奇数のタスク番号へタスク
がスイツチした場合グローバルベースレジスタ31の内容が４、ローカルベー
スレジスタ32の内容が４である時、第４図（ａ）に示す
様にタスク＃2n＋１のレジスタは、グローバル領域，ロ
ーカルコモン領域，ローカルバンク領域の３つの領域に
分割され、それぞれの領域に属するレジスタは（ｉ）グローバル領域:R₀〜R₃ （ii）ローカルコモン領域:R₁₅〜R₁₂ （iii）ローカルバンク領域:R₄〜R₁₁ となる。

（２）奇数のタスク番号から偶数のタスク番号へタスク
がスイツチした場合グローバルベースレジスタ31の内容が４、ローカルベー
スレジスタ32の内容が４である時、第４図（ｂ）に示す
様にタスク＃2n＋２のレジスタは、前記（１）と同様３
つの領域に分割され、それぞれの領域に属するレジスタ
は（ｉ）グローバル領域:R₀〜R₃ （ii）ローカルコモン領域:R₄〜R₇ （iii）ローカルバンク領域:R₈〜R₁₅ となる。

今タスク番号１からタスク番号２へタスクがスイツチ
した場合を考える。この場合、前記（２）の奇数のタス
ク番号から偶数のタスク番号へタスクがスイツチした場
合に相当するので、次に示す動作となる。

（ｉ）グローバル領域のレジスタR₀〜R₃のアクセスタスク＃２のR₀〜R₃を指定するとタスク＃０のR₀〜R₃が
アクセスされる。

（ii）ローカルコモン領域のレジスタR₄〜R₇のアクセ
スタスク＃２のR₄〜R₇を指定すると一世代前のタスクであ
るタスク＃１のR₄〜R₇がアクセスされる。

（iii）ローカルバンク領域のレジスタR₈〜R₁₅のアク
セスタスク＃２のR₄〜R₇を指定すると現タスクであるタスク
＃２のR₄〜R₇がアクセスされる。

この様子を示したものが第５図である。即ち、いずれの
タスクにおいてもグローバル領域のレジスタを指定する
とタスク＃０の対応するレジスタがアクセスされる。ま
て、ローカルコモン領域のレジスタを指定すると一世代
前のタスクの対応するレジスタがアクセスサれる。ま
た、ローカルバンク領域のレジスタを指定すると現在の
タスクの対応するレジスタがアクセスされる。

以上の事から、タスク間でパラメータの引き渡しなどで
その値を授受したい場合、前記グローバルベースレジス
タ31及びローカルベースレジスタ32の内容を予め適宜指
定しておくだけで、タスク間のパラメータ授受の必要は
なく、高速なタスク切り換えが可能となる。

第６図は比較器33の詳細構成を示したものである。

比較器33は、グローバル領域を識別できる比較回路61及
びローカルバンク領域を識別できる比較回路62から成
る。

前記比較回路61はレジスタ指定情報1gに含まれるレジス
タ番号Ａとグローバルベースレジスタ31の出力3aである
グローバルベース値Ｂを比較し、Ａ＜Ｂなら出力信号Ｇ
として論理レベル“1"を出力し、それ以外の場合は“0"
を出力する。

また、前記比較回路62は、奇数番号のタスクから偶数番
号のタスクへスイツチした場合にローカルバンク領域を
識別できる比較回路621と偶数番号のタスクから奇数番
号のタスクへスイツチした場合にローカルバンク領域を
識別できる比較回路622から成つており、それぞれの出
力6a,6bはレジスタ番号Ａがローカルバンク領域に属す
る場合に論理レベル“1"が出力される様に構成されてい
る。またマルチプレクサ623は、Ｃユニツトからの信号1
eによつて制御できるフリツプフロツプ624の出力６とに
従つて出力6aと6bのいずれか一方を適宜選択し、信号Ｌ
として出力する様に構成されている。

第７図は領域判定回路34の判定処理の内容を示したもの
である。

まず、信号Ｇの内容に従つてグローバル領域か否かを判
定する。

（ｉ）Ｙの時：グローバル領域であると認識し、グロー
バルタスク番号とレジスタ番号を用いてRAM11の物理ア
ドレスを生成するように指示する信号7aを出力する。

（ii）Ｎの時：グローバル領域でないと認識し、次のス
テツプへ進む。

次に、信号Ｌの内容に従つてローカルバンク領域かロー
カルコモン領域力を判定する。

（iii）Ｙの時：ローカルバンク領域であると認識し、
現タスク番号とレジスタ番号を用いてRAM11の物理アド
レスを生成するように指示する信号7cを出力する。

（iv）Ｎの時：ローカルコモン領域であると認識し、一
世代前のタスク番号とレジスタ番号を用いてRAM11の物
理アドレスを生成するように指示する信号7bを出力す
る。

以上の様な手段で得た信号7a,7b,7cが信号3cとしてRAM
物理アドレス生成回路35に送出される。

第８図はRAM物理アドレス生成回路35の物理アドレス生
成手段を示したものである。

本実施例ではRAM11を1152バイトとしている為、物理ア
ドレスは０〜1151となつている。更にRAM11内に構成す
るタスクの数を16とした時の動作例について説明する。

タスク数が16の場合、タスク番号指定部15より得られる
タスク番号1nの下位４ビツトがタスク番号として有効な
値を含んでいる。従つて、下記手順に従つて物理アドレ
スの生成を行なう。

（１）ステツプ１Ｃユニツト19からのレジスタ指定情報1gに含まれるレジ
スタ番号（r₃r₂r₁r₀）_２と領域判定回路34で出力された
信号3cに基づいたタスク番号（t₃t₂t₁t₀）_２を入力とす
る。

（２）ステツプ２タスク番号を反転し、結果（_３ _２ _１ _０）_２をT1
とする。

（３）ステツプ３ T1を左シフトする。この時下位側から０を代入する。こ
の操作を６回行ない、その結果（_３ _２ _１ ₀00000
0）_２をT2とする。

（４）ステツプ４レジスタ番号を左シフトする。この時下位側から０を代
入する。この操作を２回行ない、その結果（r₃r₂r₁r₀0
0）_２をR1とする。

（５）ステツプ５ T2とR1を加算し、その結果（_３ _２ _１ ₀r₃r₂r₁r₀0
0）_２をA1とする。

（６）ステツプ６ A1にオフセツト（080）₁₆を加算し、その結果をA2とす
る。例えばタスク番号が（0000）_２の時A2は（10001r₃r
₂r₁r₀00）となる。

この時のオフセツト値はRAM11の総容量が決定すれば一
意に決まる値であり1152バイトの場合に前記の値とな
る。

（７）ステツプ７ A2の上位９ビツト“1001r₃r₂r₁r₀"をRAM11の上位９ビツ
トのアドレスとしてアクセスする。即ち４バイトを同時
にアクセスする。これは１つのレジスタが32ビツトとし
たからであつて、本実施例に限るものである。

第９図はベースアドレス指定部17に含まれたRAMベース
レジスタ91の内容に基づいたオフチツプ主記憶装置90と
オンチツプのRAM11の関係を示したものである。RAMベー
スレジスタ91は命令で指定できてその内容が自由に設定
できるレジスタである。該RAMベースレジスタ91にオフ
チツプ主記憶90の任意のアドレス値を設定すると該アド
レスから始まる1152バイトまでのアドレス空間はオンチ
ツプしたRAM11に割り当てられる。従つてＢユニツト13
で指定するメモリのアドレスが前記アドレス空間に含ま
れる時、マイクロコンピユータ10は、RAM11をアクセス
する。従つて、RAMベースレジスタ91の内容を変更する
だけでマイクロコンピユータ10内のRAM11はオフチツプ
主記憶90の任意の位置に再配置できる様に制御できる。
本実施例ではタスクの処理に必要なレジスタセツトを定
義した領域をメモリとしてアクセスできない様にRAM11
内のレジスタ領域とそれ以外の領域を識別するアドレス
検出手段が付加されている。

第10図はタスク境界検出回路18の構成を示したものであ
る。タスク数記憶部16に記憶されたタスク数1rとタスク
番号1nを比較し、タスク番号1nがタスク数1rを超えた
時、Ｃユニツト19の割り込みベクタ発生回路101へ信号1
sを介してオーバーフローを知らせる。これによつてＣ
ユニツト19はタスクがオーバーフローをした事を知り、
予め定めた例外処理を実行するしくみになつている。本
実施例では、タスク数記憶部16は命令で指定できその内
容を書き換えできるレジスタで構成しており、該タスク
数記憶部の内容が（ｉ）０の時２タスク（ii）１の時４タスク（iii）２の時８タスク（iv）３の時16タスクとなる様に構成している為、タスク番号の最大値はタス
ク数記憶部の内容をＮとすれば2^N+1となる。従つてＮよ
り2^N+2を得るタスク番号の最大値発生回路102が付加さ
れているが、該タスク番号の最大値発生回路102は本実
施例に限つたものである。

〔発明の効果〕

以上説明したように、本発明によれば、イベント発生に
伴なうタスク・スイツチ時に、レジスタセツトを切り換
えるだけでよく、主メモリ等へのデータ退避・回復が不
要となることから、高速でタスク・スイツチを行なうこ
とができ、処理速度を向上させることができる。

また、タスク間で共通なアクセス領域を命令で自由に設
定できるので、パラメータの授受の為の時間が無くな
り、処理速度を向上させることができる。更に、プロシ
ジヤ毎にレジスタのローカル領域を増減できるので使用
できるレジスタの自由度が増しソフトウエアを簡単化す
ることができる。

また、タスクの数を命令で自由に設定できるので、ユー
ザの応用に適合したシステムを構築できる。更に、タク
クとして使用されない部分を主記憶装置として使用でき
るので、RAMをオンチツプしたシングルチツプマイコン
と同等の機能が生じ、ユーザのシステム構成に柔軟に対
応できる効果が生ずる。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチレジスタセツト方式
のマイクロコンピユータの全体構成図、第２図はタスク
番号指定部の構成図、第３図はアドレス生成部の構成
図、第４図，第５図はレジスタのオーバーラツプの様子
を示した図、第６図は第３図の比較器の構成図、第７図
は領域判定の手順を示す図、第８図は物理アドレス生成
の手順を示す図、第９図はRAMとオフチツプ主記憶との
関係を示す図、第10図はタスク境界検出回路の構成図で
ある。 11……RAM、15……アドレス生成部、15……タスク番号
指定部、16……タスク数記憶部、17……ベースアドレス
指定部、18……タスク境界検出回路、31……グローバル
ベースレジスタ、32……ローカルベースレジスタ、34…
…領域判定回路、35……RAM物理アドレス生成回路。

Claims

【特許請求の範囲】

【請求項１】命令及びオペランドを記憶する主記憶装置
を付加的に含み、前記命令に応答してデータ処理を行
い、かつ、複数のレジスタセツトを設定するマルチレジ
スタセツト方式のマイクロコンピュータにおいて、 a.前記複数のレジスタセットの任意の１組を識別できる
タスク番号を指定できるタスク番号指定手段と、 b.前記レジスタセットの任意の総組数を識別できる情報
を記憶できるタスク数記憶手段と、 c.前記手記憶装置の一部或は全てに相当するメモリであ
って、前記タスク数記憶手段で指定する数のレジスタセ
ットを構成するのに必要な記憶素子容量以上の容量から
成る随時読み出し書き込み可能なメモリと、 d.前記メモリに接続し得て、命令語に含まれるレジスタ
指定情報と前記タスク番号から前記メモリの物理アドレ
スを生成するアドレス生成手段と、を備え、前記命令がレジスタをアクセスする命令であっ
た時、前記タスク番号指定手段で指定したタスク番号が
前記タスク数記憶手段で記憶した情報が示すタスクの総
数を超えないことを確認して、前記アドレス生成手段に
よって得られる物理アドレスが示すメモリをアクセスす
る様に構成したことを特徴とするマルチレジスタセツト
方式のマイクロコンピュータ。
【請求項２】特許請求の範囲第１項記載の発明におい
て、前記タスク数記憶手段は命令語で指定できる記憶装
置を含み、該記憶装置は命令を実行することでその内容
が書替え可能な記憶装置であることを特徴とするマルチ
レジスタセツト方式のマイクロコンピュータ。
【請求項３】特許請求の範囲第１項記載の発明におい
て、タスク番号指定手段はタスク番号指定レジスタを含
み、該タスク番号指定レジスタは命令語で指定できて、
命令を実行する事でその内容が書き換え可能にされたレ
ジスタであり、タスクの切り換え要求が起こる毎にタス
ク番号指定レジスタの内容を常に一定の数だけ更新して
タスクの処理を実行する様に構成したことを特徴とする
マルチレジスタセツト方式のマイクロコンピュータ。
【請求項４】特許請求の範囲第３項記載の発明におい
て、タスクの切り換え要求は、予めイベントに対応させ
て定めた優先順位に従って優先判定を行った後、現タス
クよりも優先順位の高いイベントであると判断した時に
発生する様に構成したことを特徴とするマルチレジスタ
セツト方式のマイクロコンピュータ。
【請求項５】特許請求の範囲第３項記載の発明におい
て、タスク番号指定手段は、タスク番号指定レジスタの
内容を変更できるある命令が実行された時、該命令を実
行する直前のタスク番号指定レジスタが示す第１のタス
ク番号を、前記命令を実行終了直後のタスク番号指定レ
ジスタが示す第２のタスク番号に対応するレジスタセツ
トに含まれた予め定めと特定のレジスタの内容をアドレ
スとするメモリに退避し、前記命令でなくて他のある命
令を実行すると退避された前記第１のタスク番号を前記
タスク番号指定レジスタに回復させる手段を含んで構成
したことを特徴とするマルチレジスタセツト方式のマイ
クロコンピュータ。
【請求項６】特許請求の範囲第１項記載のマイクロコン
ピュータであって、前記主記憶装置の物理アドレスの任
意の位置を示すことのできるアドレス指定手段を備え、
該アドレス指定手段が示す前記主記憶装置の第１の物理
アドレスから前記第１の物理アドレスと異なる第１の物
理アドレスまでの連続した範囲をアクセスする場合は前
記メモリの予め対応付けた部分をアクセスする様に構成
したことを特徴とするマルチレジスタセツト方式のマイ
クロコンピュータ。
【請求項７】特許請求の範囲第６項記載の発明におい
て、アドレス指定手段は前記第１のアドレスを記憶でき
るレジスタであり、命令を実行する事でその内容が書き
換え可能なレジスタである様に構成したことを特徴とす
るマルチレジスタセツト方式のマイクロコンピュータ。
【請求項８】特許請求の範囲第１項記載のマイクロコン
ピュータであって、タスク番号指定手段で指定したタス
ク番号がタスク数記憶手段で記憶した情報が示すタスク
の総数を超えた事を検出できる検出手段を備えたことを
特徴とするマルチレジスタセツト方式のマイクロコンピ
ュータ。
【請求項９】特許請求の範囲第１項記載の発明におい
て、アドレス生成手段は、 a.命令語で指定でき、その内容が書き換え可能な第１の
レジスタと、 b.1組のレジスタセットの中の２つのレジスタ番号の一
方のレジスタ番号から始まり他方のレジスタ番号に至る
までの一連のレジスタ群を識別できる識別手段と、を備え、前記第１のレジスタの内容が前記２つのレジス
タ番号のいずれか一方を指定し得て、あるタスクが実行
中に、命令で前記レジスタ群に含まれるレジスタを指定
した場合、現在のタスク番号とは無関係に定めたタスク
番号の示すレジスタセットの中の対応するレジスタ番号
のレジスタをアクセスする様に構成したことを特徴とす
るマルチレジスタセツト方式のマイクロコンピュータ。
【請求項１０】特許請求の範囲第１項記載の発明におい
て、アドレス生成手段は、 a.命令語で指定でき、その内容が書き換え可能な第１の
レジスタと、 b.1組のレジスタセットの中の２つのレジスタ番号の一
方のレジスタ番号から始まり他方のレジスタ番号に至る
までの一連のレジスタ番号を識別できる識別手段と、を備え、前記第１のレジスタの内容が前記２つのレジス
タ番号のいずれか一方を指定し得て、少なくとも１回以
上のタスクの更新を行った後のタスクが実行中に、命令
で前記レジスタ群に含まれるレジスタを指定した場合、
現在のタスク番号に更新する直前のタスクのタスク番号
の示すレジスタセットの中の対応するレジスタ番号のレ
ジスタをアクセスする様に構成したことを特徴とするマ
ルチレジスタセツト方式のマイクロコンピュータ。