JPH01128155A - 多重プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重プロセッサシステムに関し、特に、多重
プロセッサシステムにおいて、アドレス変換バッファ（
Ｔ　Ｌ　Ｂ　：　Ｔｒａｎｓｆｅｒ　Ｌｏｏｋ−ａｓｉ
ｄｅＥ　ｕｆｆｅｒ）の部分パージ処理が必要な命令を
高速に処理する多重プロセッサシステムに関するもので
ある。

〔従来の技術〕

従来、複数の命令プロセッサから構成される多重プロセ
ッサシテスムにおいて、ある命令プロセッサにより、例
えば、Ｓ　Ｓ　Ｋ　（Ｓｔｏｒｅ　ＳｔｏｒａｇｅＫｅ
ｙ）命令を実行する場合、当該命令プロセッサがＫＥＹ
ストレージのストア処理を行うと同時に、複数の他の命
令プロセッサに対して、ストア処理を行うＫＥＹストレ
ージのストアアドレスを転送して、他の命令プロセッサ
のアドレス変換バッファ（ＴＬＢ）に登録されている当
該ストアアドレスを無効とするＴＬＢ部分パージ処理を
行う。このＴＬＢ部分パージ処理は、当該ＫＥＹストレ
ージのストアアドレス（パージアドレス）とＴＬＢの全
有効エントリの実アドレス部の登録アドレスとを比較し
て、一致するエントリがあれば、そのエントリを無効と
する処理である。

このＴＬＢ部分パージ処理は、また、ＩＰＴＥ（Ｉｎｖ
ａｌｉｄａｔｅ　Ｐａｇｅ　Ｔａｂｌｅ　Ｅｎｔｒｙ）
命令においても行われる。

なお、アドレス変換バッファ（ＴＬＢ）を用いたデータ
処理システムに関する公知文献として、例えば、特公昭
５７−３１２２９号公報が挙げられる。

〔発明が解決しようとする問題点〕

このようなＴＬＢ部分パージ処理が必要な命令のＳＳＫ
命令は、多重プロセッサシステムにおいては、例えば、
第４図に示すような処理フローで命令の処理が行われる
。ここでは多重プロセッサシステムを構成する命令プロ
セッサＩＰ＃ＯがＳＳＫ命令を実行して、ＴＬＢ部分パ
ージ処理の要求を行うと共に、他の命令プロセッサＩＰ
＃１に対してＴＬＢ部分パージ処理の要求を出して、他
の命令プロセッサＩＰ＃１のＴＬＢ部分パージ処理を行
う。

第４図を参照して説明する。まず、命令プロセッサＩＰ
？＃Ｏが、ＳＳＫ命令を処理する前処理として、ステッ
プ６１でシリアライズ処理を行い、これまでの処理のス
トア処理の完了等、命令の順序性を保証した上で、ステ
ップ６２において、ソフトロック要求を発行する。これ
により、命令プロセッサＩＰ＃Ｏは、主記憶装置上の固
有の領域をプログラム的にロックするソフトロックを行
い、他の命令プロセッサＩＰ＃１からのアクセスを一時
的に禁止する。これは、通常は、１台の命令プロセッサ
が単独にＳＳＫ命令の処理を行い、他の命令プロセッサ
へのＴＬＢ部分パージ要求を発行すると、他の命令プロ
セッサが処理の切れ目でブレークインして応答するが、
ソフトロックを行、なわない場合、複数の命令プロセッ
サが同時にＳＳＫ命令を実行し、他の命令プロセッサに
ＴＬＢの部分パージ要求を発行することがあると、複数
の命令プロセッサの中にブレークインすることができな
いプロセッサが発生しハングアップする状態となる。こ
のような状態となる事態を避けるため、ソフトロックを
行う。

次に、ステップ６３において、ソフトロックがかかった
か否かを判定し、ソフトロックに失敗した場合には、ス
テップ６４に進み、当該命令プロセッサＩＰ＃Ｏの命令
カウンタを元に戻し、この命令の処理は実行しなかった
ことにする。これにより、当該命令プロセッサＩＰ＃Ｏ
は、例えば、次の命令の処理を行うか、または他の命令
プロセッサＩＰ＃１からのＴＬＢ部分パージ処理要求に
よるＴＬＢ部分パージ処理を行うことになる。

一方、ソフトロックに成功した場合には、ステップ６３
からステップ６５に進み、他の命令プロセッサＩＰ＃１
にパージアドレスを転送するため、パージアドレスを主
記憶装置にストアし１次のステップ６６で、他の命令プ
ロセッサＩＰ＃１に対してＴＬＢ部分パージ要求を発行
する。そして、次にステップ６７で、命令プロセッサＩ
Ｐ＃Ｏは自己のＴＬＢに対して、ＴＬＢ部分パージ処理
を行い、ステップ６８で、他の命令プロセッサＩＦ＃ｌ
からのブレークイン報告を待つ。

ところで、他の命令プロセッサエＰａｌでは、命令プロ
セッサＩＰ＃ＯからのＴＬＢ部分パージ要求を受付ける
と、ブレークインして、ステップ７２で要求発行元の命
令プロセッサエＰ＃ｏに対して、ブレークイン報告を行
う。次に、ステップ７３で主記憶装置からパージアドレ
スをフェッチして、ステップ７４においてＴＬＢ部分パ
ージ処理を行う。

また、当該命令プロセッサＩＰ＃０では、ステップ６８
において、他の命令プロセッサＩＰ＃１からのブレーク
イン報告を受けて、他の命令プロセッサＩＰ＃１がブレ
ークインしたことを判定すると、ステップ６９に進み、
ＫＥＹストレージ更新処理を行い、ステップ７０″ｒ−
ＫＥＹストレージ更新処理の完了を他の命令プロセッサ
ＩＰ＃１に報告し、ＳＳＫ命令の全処理を終了する。

一方、他の命令プロセッサＩＰ＃１では、Ｔ　Ｔ−８部
分パージ処理が完了し、ステップ７５において、当該命
令プロセッサＩＰ＃ＯからＫＥＹストレージ更新処理完
了報告を受けると、全オペレーションを終了する。

このように、多重プロセッサシステムにおいて、ＳＳＫ
命令に限らず、ＴＬＢ部分パージ処理を必要とする命令
を処理する命令プロセッサは、ソフトロックを行い、ソ
フトロックが成功した後、主記憶装置にパージアドレス
をストアし、他の命令プロセッサへＴＬＢ部分パージ要
求を発行するようにして命令の処理を行う。この命令の
処理は、逐次に連続して行う処理であるため、命令の処
理が高速に処理できず、多重プロセッサシステムの命令
処理性能が向上しないという問題がある。

本発明は、上記問題を解決するためになされたものであ
る。

本発明の目的は、ＴＬＢ部分パージ処理が必要な命令の
処理を高速に行う多重プロセッサシステムを提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明においては、複数の命
令プロセッサと、主記憶装置とがシステム制御装置を介
して結合され、各命令プロセッサが主記憶装置を共有す
る多重プロセッサシステムにおいて、システム制御装置
に、ＴＬＢ部分パージ処理を必要とする命令を実行する
命令プロセッサを１台だけ選択し、選択しない命令プロ
セッサにＴＬＢ部分パージ要求を発行する選択回路と、
ＴＬＢ部分パージ処理を行うパージアドレスを格納する
アドレスレジスタとを備え、ＴＬＢ部分パージ処理を必
要とする命令を処理する命令プロセッサが、当該命令の
処理の先頭で、前記アドレスレジスタにパージアドレス
をセットし、前記選択回路に選択要求を発行し、当該命
令プロセッサ内のＴＬＢ部分パージ処理を実行した後に
、前記選択回路で当該命令プロセッサが選択されたか否
かを判定し、当該命令プロセッサが選択された場合、後
続する処理を継続して行い、当該命令プロセッサが選択
されなかった場合、命令カウンタを命令実行前の値に戻
して、当該命令の処理を終了することを特徴とする。

〔作用〕

前記手段によれば、多重プロセッサシステムにおいて、
システム制御装置には、ＴＬＢ部分パージ処理を必要と
する命令を実行する命令プロセッサを１台だけ選択し、
選択しない命令プロセッサにＴＬＢ部分パージ要求を発
行する選択回路と、ＴＬＢ部分パージ処理を行うパージ
アドレスを格納するアドレスレジスタとが備えられる。

ＴＬＢの部分パージ処理を必要とする命令（ＳＳＫ命令
）を実行する命令プロセッサは、システム制御装置のア
ドレスレジスタに、パージアドレスをセットした後、選
択回路に選択要求を発行し、当該命令プロセッサ内のＴ
ＬＢ部分パージ処理を行う。その後に、選択回路で当該
命令プロセッサが選択されたか否かを判定する。

選択回路では、命令プロセッサからの選択要求があった
場合、 １、他の命令プロセッサから既に選択要求があって、既
に１つの命令プロセッサを選択したことを表示するラッ
チがｌ（１３１になっている場合（命令実行中）、選択
要求発行元の命令プロセッサに対しては、命令集中で応
答する。

２、命令実行中でなく、１台の命令プロセッサからのみ
の選択要求があった場合、選択要求発行元の命令プロセ
ッサへ受諾で応答し、他の全ての命令プロセッサに対し
て、ＴＬＢ部分部分−シ要求を発行する。

３、命令実行中でなく、複数の命令プロセッサから同時
に選択要求があった場合、予じめ定めた規則に従って、
１台の命令プロセッサのみ受諾で応答し、他の全ての命
令プロセッサに対して、ＴＬＢ部分パージ要求を発行す
ると共に、他の要求のあった命令プロセッサに対して命
令実行中で応答する。

このように、選択回路は命令プロセッサを１台だけ選択
して受諾で応答し、受諾で応答した命令プロセッサＩＰ
を除く全ての命令プロセッサにＴＬＢ部分パージ要求を
発行する。

また、選択要求を発行した命令プロセッサは、自命令プ
ロセッサのＴＬＢ部分パージ処理を行い、この処理を終
了した後に、選択回路に発行した選択要求に対する応答
の判定を行う。この選択回路からの応答判定が、受諾の
場合には、後続する処理を継続して行い、命令実行中の
場合には、命令カウンタを命令実行前の値に戻して、こ
れにより、命令は実行しないことにして、当該命令処理
を終了する。

ところで、ＴＬＢ部分パージ要求を受信した他の命令プ
ロセッサは、ＴＬＢ部分パージ要求を一担ラッチした後
、ブレークインして、システム制御装置のアドレスレジ
スタにセットされているパージアドレスを入力し、それ
ぞれにＴＬＢ部分パージ処理を行う。

これにより、ＴＬＢ部分パージを必要とする命令を実行
する命令プロセッサは、選択回路に選択要求を発行し、
その応答を待たずに、自命令プロセッサのＴＬＢの部分
パージ処理を行い、その後に、当該選択要求に対する選
択回路からの応答の判定を行う。このため、応答待ちに
よる命令処理の性能低下がなく、命令処理性能が向上す
る。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一部分
は同一符号を付け、その繰り返しの説明は省略する。

第１図は、本発明の一実施例にかかる多重プロセッサシ
ステムの要部の構成を示すブロック図である。第１図に
おいて、複数の命令プロセッサ１゜２が、システム制御
装置３を介して、図示しない主記憶装置に結合されて、
多重プロセッサシステムを構成している。命令プロセッ
サ１，２には、パージアドレスを送出するアドレスレジ
スタ１１Ａ。

１１Ｂ、パージアドレスを受信するアドレスレジスタ１
５Ａ、１５Ｂ、命令の処理を実行するマイクロプログラ
ム制御装置１２Ａ、１２Ｂ、ＴＬＢ部分パージ要求を受
信するラッチ１６Ａ、１１３Ｂが備えられている。また
、システム制御装置３には、パージアドレスを格納する
アドレスレジスタ３１Ａ、３１Ｂ、選択回路３２が備え
られている。

例えば、命令プロセッサ１が、ＴＬＢ部分パージを必要
とする命令のＳＳＫ命令の処理を実行する場合、命令プ
ロセッサ１は、アドレスレジスタ１１Ａを介してシステ
ム制御装置３内のアドレスレジスタ３１Ａにパージアド
レスをセットする。

次に命令プロセッサ１は、マイクロプログラム制御装置
１２Ａから選択要求信号１３Ａを選択回路３２へ発行し
た後、命令プロセッサ１のＴＬＢ部分パージ処理を行う
。選択回路３２では、この選択要求信号１３Ａが入力さ
れると、該当する命令プロセッサの選択処理を行う。

第２図は、選択回路３２の要部構成を示すプロンり図で
ある。第２図を参照して、選択回路３２の処理を説明す
る。選択回路３２において、各命令プロセッサに対応し
て、各命令プロセッサを選択した状態を表示する選択表
示ラッチが設けられている。

ラッチ３２１　Ａ　、　３２１　Ｂが、それぞれ命令プ
ロセッサ１．２を選択した状態を表示する選択表示ラッ
チである。命令プロセッサ１から選択要求信号１３Ａが
入力されると、この選択要求信号１３Ａの入力に対して
、命令プロセッサの選択処理を行う。

例えば、命令プロセッサ２から既に選択要求があり、ラ
ッチ３２１Ｂの出力が“１”になっている場合、この場
合にはオアゲート３２２を介してラッチ３２３が１″と
なり、アンドゲート３２４Ａの否定入力に“１”が加わ
る。このため、ラッチ３２１Ａはセットされず、結果と
して、オアゲート３２２から命令プロセッサが選択され
ていることを示す応答信号３２５Ａおよび３２５ＢをＬ
Ｌ　Ｉ　ＩＩとして、各命令プロセッサに出力（ＡＯ，
Ａｌ）する。また、命令プロセッサ１に対しては命令実
行中信号３２６Ａを“１″で応答しくＢＯ）、命令プロ
セッサ２に対しては命令実行中信号３２６Ｂを′０″で
応答する（Ｂ１）。

ラッチ３２１Ａ　、　３２１　Ｂが共に“Ｏ”になって
いる状態であって、命令プロセッサ１からの選択要求信
号１３Ａがあった場合、この場合には最初はオアゲート
３２２の出力が“０″であり、ラッチ３２３の出力が“
Ｏ”で、アンドゲート３２４Ａの否定入力には“Ｏ”が
加っているため、ラッチ３２９Ａを介して選択要求信号
１３Ａが印加されて、ラッチ３２１Ａは１”にセットさ
れる。これにより、命令プロセッサ１に対して、応答信
号３２５Ａを“１″とし、命令実行中信号を３２６Ａを
０′″として応答する。

これは受諾を意味する。また、命令プロセッサ２に対し
ては、微分回路３２７Ｂにより、ＴＬＢ部分パージ要求
信号３２８Ｂを発行する。

一方、ラッチ３２１Ａ、　３２１Ｂが共に“０”になっ
ている状態であって、命令プロセッサ２から選択要求信
号１３Ｂがあった場合には、最初はオアゲート３２２の
出力が“０”で、ラッチ３２３の出力が“Ｏ”であり、
アンドゲート３２４Ｂの否定入力にはＩＩ　ＯＩＩが加
っているため、ここでの選択要求信号１３Ｂがラッチ３
２９Ｂを介してアンドゲート３２４Ｂに加わり、これに
よりラッチ３２１ＢにＩｔ　Ｉ　ＩＩがセットされる。

この場合、命令プロセッサ２に対して、応答信号３２５
Ｂを゛１″とし、命令実行中信号３２６Ｂ”Ｏ″′で応
答する。また、命令プロセッサ１に対しては、微分回路
３２７Ａにより、ＴＬＢ部分パージ要求信号３２８Ａを
発行する。

また、ラッチ３２１Ａ、　３２１Ｂが共に（ｌ　Ｏ７１
の状態であって、命令プロセッサ１と命令プロセッサ２
から同時に選択要求があった場合には、アンドゲート３
２４Ｂの他方の否定入力により、命令プロセッサ１に優
先順位が与えてあり、命令プロセッサ１に対して応答信
号３２５Ａを４１１　ＩＩとし、命令実行中信号３２６
Ａを“Ｏ”として応答し、命令プロセッサ１を選択する
。この場合、命令プロセッサ２に対して、微分回路３２
７Ｂにより、ＴＬＢ部分パージ要求信号３２８Ｂを発行
する。命令プロセッサ２への応答信号３２５ＢはＩｔ　
ｌ　ＩＩ、命令実行中信号３２６Ｂは“１”となる。な
お、１４Ａ、１４Ｂは、それぞれラッチ３２１Ａ、　３
２１Ｂをリセットするリセット信号である。

再び、第１図を参照すると、選択回路３２に対して、選
択要求信号１３Ａを送出した命令プロセッサ１は、選択
要求信号１３Ａの発行後、命令プロセッサ１のＴＬＢ部
分パージ処理を行う。そして、ＴＬＢ部分パージ処理を
終了した後に、命令プロセッサ１は、選択回路３２から
選択要求信号に対する応答の判定を行う。

この選択要求信号に対する応答判定において、例えば、
応答信号３２５Ａがｒｔ　１　ｕであり、命令実行中信
号３２６Ａ　”　Ｏ”の場合、命令プロセッサ２からの
ブレークイン報告を確認した後、ＫＥＹストレージにス
トアを行い、命令プロセッサ２へＫＥＹストレージにス
トアを行い、命令プロセッサ２へＫＥＹ更新を報告した
後、ラッチ３２１Ａをリセット信号１４Ａによってリセ
ットする。

応答判定において、応答信号３２５Ａが′ｌ　Ｉ　ＩＩ
であり、命令実行中信号３２６Ａ　”　１　”の場合、
命令プロセッサ１は命令カウンタを命令実行前の値に戻
して、命令の処理を終了する。これにより命令プロセッ
サ１は命令は実行していないことになる。

マイクロプログラム制御装置１２Ａは、例えば、ラッチ
１６ＡにセットされたＴＬＢ部分パージ要求があれば、
命令プロセッサ２からＴＬＢ部分パージ要求による処理
を行う。

一方、微分回路３２７Ａから発行されたＴＬＢ部分パー
ジ要求信号３２８Ａは、命令プロセッサ２のラッチ１６
Ｂに受信される。ＴＬＢ部分パージ要求　　　゛をラッ
チ１６Ｂに受信した命令プロセッサ２は、ブレークイン
し、命令プロセッサ１にブレークインを報告した後、シ
ステム制御装置３のアドレスレジスタ３１Ａにセットさ
れたパージアドレスをアドレスレジスタ１５Ｂへ入力し
、ＴＬＢ部分パージ処理を行う。そして、命令プロセッ
サ１からＫＥＹ更新完了報告を受けた後、処理を終了す
る。

第３図は、この多重プロセッサシステムにおいて、処理
されるＳＳＫ命令の処理の実行の流れを示すフローチャ
ートである。

第３図を参照して説明する。まず、命令プロセッサ（Ｉ
Ｐ＃Ｏ）１が、ステップ４１でシリアライズ処理を行い
、これまでの処理のストア処理の完了等、命令の順序性
を保証した上で、ステップ４２において、アドレスレジ
スタにパージアドレスをセットし、ステップ４３で選択
要求を発行する。この選択要求は選択回路に入力される
ことになる。次にステップ４４で、当該命令プロセッサ
ＩＰ＃Ｏは自己の置に対して、ＴＬＢ部分パージ処理を
行う。ＴＬＢ部分パージ処理が終了すると、選択回路に
対して送出した選択要求の応答の判定処理に入り、ステ
ップ４５で、応答信号が１１１”となるの待つ。

ステップ４５で、応答信号がＩｔ　１　＃ｊであること
が判定されると、次のステップ４６に進み、命令実行中
信号はＩｔ　１　）ｌであるか否かを判定する。ステッ
プ４６で、命令実行中信号が１１１１１でない場合には
、ステップ４７に進み、当該命令プロセッサＩＰ＃Ｏの
命令カウンタを元に戻し、この命令の処理は実行しなか
ったことにする。これにより、命令プロセッサＩＰ＃Ｏ
は、例えば、次の命令の処理を行うか、他の命令プロセ
ッサＩＰ＃１からのＴＬＢ部分パージ処理要求によるＴ
ＬＢ部分パージ処理を行うことになる。

一方、命令実行中信号が１７１　ｊｌである場合には、
ステップ４６からステップ４８に進み、他の命令プロセ
ッサＩＰ＃１がブレークインしたかを判定し、ブレーク
イン報告を待つ。

ところで、他の命令プロセッサＩＰ＃１では、命令プロ
セッサＩＰ＃ＯからのＴＬＢ部分パージ要求を受付ける
と、ブレークインして、ステップ５２で要求発行元の命
令プロセッサＩＰ＃Ｏに対して、ブレークイン報告を行
う。次に、ステップ５３でシステム制御装置のアドレス
レジスタに格納されたパージアドレスを用いて、ＴＬＢ
部分パージ処理を行う。

また、当該命令プロセッサＩＰ＃Ｏでは、ステップ４８
において、他の命令プロセッサエＰ＃１からのブレーク
イン報告を受けて、他の命令プロセッサＩＰ＄１がブレ
ークインしたことを判定すると、ステップ４９に進み、
ＫＥＹストレージ更新処理を行い、ステップ５０でＫＥ
Ｙストレージ更新処理の完了を他の命令プロセッサＩＰ
＄１に報告し、ＳＳＫ命令の全処理を終了する。

一方、他の命令プロセッサＩＰ＃１では、ＴＬＢ部分パ
ージ処理が完了し、ステップ５４において、当該命令プ
ロセッサＩＰ＃ＯからＫＥＹストレージ更新処理完了報
告を受けると、全オペレーションを終了する。

以上、説明したように、本実施例によれば、ＴＬＢ部分
パージ処理が必要な命令のＳＳＫ命令の処理を、従来の
ようにソフトロックを行うことなく、行うことができ、
命令の処理を高速に実行することができる。

また、本実施例では、ＳＳＫ命令について説明している
が、ＳＳＫ命令だけでなく、ＩＰＴＥ命令などのＴＬＢ
部分パージ処理が必要な命令についても、同様な処理を
行い、この種の命令の処理を高速に実行することができ
る。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、ＴＬＢ部分パ
ージを必要とする命令を実行する命令プロセッサは、選
択回路に選択要求を発行し、その応答を待たずに、自命
令プロセッサのＴＬＢの部分パージ処理を行い、その後
に、当該選択要求に対する選択回路からの応答の判定を
行う。このため、応答待ちによる命令処理の性能低下が
なく、命令処理性能が向上する。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる多重プロセッサシ
ステムの要部の構成を示すブロック図。 第２図は選択回路の要部構成を示すブロック図、第３図
は、本発明の一実施例にかかる多重プロセッサシステム
におけるＳＳＫ命令の処理の実行の流れを示すフローチ
ャート、 第４図は、従来の多重プロセッサシステムにおけるＳＳ
Ｋ命令の処理の一例を示すフローチャ−トである。 図中、工・・・命令プロセッサ、２・・・命令プロセッ
サ、３・・・システム制御装置、３２・・・選択回路、
１１Ａ。 １１Ｂ・・・アドレスレジスタ、１２Ａ、１２Ｂ・・・
マイクロプログラム制御装置、１３Ｂ・・・選択要求信
号、１４Ｂ・・・リセット信号、１５Ａ、１５Ｂ・・・
アドレスレジスタ、３１Ａ、３１Ｂ・・・アドレスレジ
スタ、１６Ａ、１６Ｂ。 ３２１Ａ、　３２１Ｂ　、　３２３．３２９Ａ、　３２
９Ｂ　、　３３０Ａ、　３３０Ｂ・・・ラッチ、３２２
・・・オアゲート、３２４Ａ　、　３２４Ｂ・・・アン
ドゲート、３２７Ａ、　３２７Ｂ・・・微分回路である
。

Claims (1)

【特許請求の範囲】
1. １、複数の命令プロセッサと、主記憶装置とがシステム
   制御装置を介して結合され、各命令プロセッサが主記憶
   装置を共有する多重プロセッサシステムにおいて、シス
   テム制御装置に、ＴＬＢ部分パージ処理を必要とする命
   令を実行する命令プロセッサを１台だけ選択し、選択し
   ない命令プロセッサにＴＬＢ部分パージ要求を発行する
   選択回路と、ＴＬＢ部分パージ処理を行うパージアドレ
   スを格納するアドレスレジスタとを備え、ＴＬＢ部分パ
   ージ処理を必要とする命令を処理する命令プロセッサが
   、当該命令の処理の先頭で、前記アドレスレジスタにパ
   ージアドレスをセットし、前記選択回路に選択要求を発
   行し、当該命令プロセッサ内のＴＬＢ部分パージ処理を
   実行した後に、前記選択回路で当該命令プロセッサが選
   択されたか否かを判定し、当該命令プロセッサが選択さ
   れた場合、後続する処理を継続して行い、当該命令プロ
   セッサが選択されなかった場合、命令カウンタを命令の
   実行前の値に戻して、当該命令の処理を終了することを
   特徴とする多重プロセッサシステム。