JPH01125867A - 薄膜トランジスタ製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、液晶表示装置やラインセンサー等に用いられ
る４膜トランジスタに関するものである。

従来の技術 近年、液晶表示装置やラインセンサーへの応用をめざし
て透光性基板上に薄膜トランジスタ（以下ＴＰＴと略称
する）の開発が活発である。特に液晶表示装置において
は、この様・なＴＦＴを二次元的に複数個形成し、アク
ティブマ）　Ｉ７クスが構成される。この様なアクティ
ブマトリクス基板の構成を第３図を用いて説明する。１
は多結晶シリコン或は非晶質シリコンを半導体層として
その一構成要素とする透光性基板（図示せず）上に形成
したＴＦＴ、２はＴＦＴｌのドレインに電気的に接続し
た透明電極と、カラーフィルタを形成する透光性基板上
の透明な対向電極との間に液晶を注入した液晶表示体で
ある。

この液晶表示体２は映像表示領域３の各画素に対応する
位置に配置されておシ、液晶による静電容量（一画素め
たシの値をＣＬｃとする）以外に、補助容量としてアク
ティブマトリクス基板に形成される静電容量（一画素あ
たシの値を０１とする）が付加されることもある。４は
ＴＦＴ１のゲート電極に接続されたゲート配線、６はＴ
ＦＴ１０ソ−ヌ電極に接続したソース配線である。

上記の様なアクティブマトリクス基板の一構成要素であ
るＴＰＴの構成を第４図を用いて以下に説明する。第４
図（→は一個の逆スタガ構造を有するＴＰＴの平面図で
あシ、第４図（ｂｌはＴＰＴのＡ−８間の断面図である
。ｅは透光性基板であるガラス基板であシ、７はゲート
電極である。８゜９．１ｏはそれぞれゲート絶縁体層、
半導体層。

パッシベイション層である。１１および１２は、それぞ
れドレイン電極およびソース電極であシ、二層構成とな
っている。１３は半導体層９とソース、ドレイン電極１
２，１１とオーミック接触をとるためのｎ＋半導体層で
ある。１４はドレイン電極１１と共通接続された透明電
極であシ、液晶層に電圧を印加する絵素電極となってい
る。

上記の構成のアクティブマトリクス基板は、第６図に示
す様な駆動パルスによシ駆動される。

時間ｔ。でｎ番目のゲート配線がゲートパルスによシ選
択されると、ＴＰＴがＯＮ状態となシトレイン電圧ＶＤ
はソース信号電圧ｖｓ−２で充電される。ゲートパルス
がＯＦＦ状態となるとＴＰＴはＯＦＦ状態となりドレイ
ン電圧はドレイン電極からの電荷流出によりやや変動す
る。１フイ一ルド期間の後、ｎ番目のゲート配線がゲー
トパルスニょシ選択されると、ＴＰＴは再びＯＮ状態と
なシトレイン電圧ＶＤはソース信号電圧ｖｓまで゛充電
される。以上の様な動作を繰シ返し、また、ゲート配線
を１番目から順次ゲートパルスによシ走査することによ
シ液晶による映像表示が行われる。

発明が解決しようとする問題点 上記の様な従来例の構成において、ゲート電極７とドレ
イン電極１１の重な多領域には寄生容量が発生する。こ
のため、ゲートパルスがＯＦＦ状態になるときに、容量
結合によシトレイン電圧ＶＤが変動を受ける。ゲート電
極７とドレイン電極１１との寄生容量値を一画素あれり
ＣＧＤ’ゲート電圧Ｏ電圧時ＦＦ時イン電圧変動をΔＶ
、ゲートパルスの高さを■Ｇとすると、ΔＶは、 にて表わされる量となる。

フォトリソグラフィーのパターン重ね合わせルールを３
７１ｍとし、ＴＰＴのＷ／Ｌ　（長さ／巾）を３とした
場合、ＣＧＤＯ値は、約０．０３ｐＦ程度の値となシ、
Δ■の値は、約０．７ｖ程度が得られる。

ΔＶの補正は、液晶セルの一方の電極である対向電圧に
オフセット電圧を加えることによシなされるが、補助容
量値Ｃｉを減すると大きくなる。

ΔＶが大きくなると、ソースライン６と対向電極間に存
在する液晶には、大きなりＣ電圧のオフセットが印加さ
れることとなり、長期使用した場合、画像のむらの発生
や留像現象を引き起こし好ましくない。また、パターン
寸法のばらつきにや、ゲート配線４の抵抗とゲート配線
４とソース配線６の重なシにて発生する寄生容量による
ゲートパルスの減衰等によシ表示領域３内で均一なΔＶ
を得ることは困難であシ、各画素共通の対向電極のオフ
セット電圧印加で補正することは事実上不可能であるか
ら、ΔＶの値を極力減少させることが必要である。

問題点を解決するための手段 従来例のフォトリソグラフィのパターン重ね合わせ精度
は、ゲート電極７の短尺方向で補償する様にＴＰＴを構
成していたが本発明はゲート電極７とドレイン電極１１
との寄生容量を低減するために、重ね合わせ精度をゲー
ト電極７の長尺方向で補償する様にＴＰＴを構成するも
ので、ゲート電極の長尺方向に、パッジページジン層の
存在する領域と存在しない領域を形成するものである。

作　　用 上記の様な手段を講することによシ、ゲート電極７とド
レイン電極１１との重なシにより発生する寄生容量ＣＯ
Ｄを減少する事ができ、この結果（１）式で表わされる
ΔＶの値を小さくすることが可能となる。

実施例 以下図面に従って本発明にかかる一実施例を説明する。

第１図は本発明にかかるアクティブマトリクス基板の平
面図と断面図であシ、第２図（＝）〜（＠に製造プロセ
スを示す。

ガラス基板２ｏ上にＤＣＣヌクツタ法よりＣｒを形成し
、写真蝕刻法によシバターニングしてゲート電極２１と
する。

第２図０ゲート電極２１とガラス基板２０上に、プラズ
マＣＶＤ法によシ、ゲート絶縁体層２２゜半導体層２３
およびパッシベイション層２４を形成する。第２図（均
ゲート絶縁体２２としては、窒化シリコンあるいは酸化
シリコンや酸化アルミニウムなど、半導体層２３として
は真性型非晶質シリコン、パッシベイション層２４とし
ては窒化シリコンや酸化シリコンを用いると良いが、半
導体層２３としては減圧ＣＶＤ法や電子ビーム蒸着法を
用いた多結晶シリコンや、多結晶シリコンをＡｒ　レー
ザあるいは電子ビームによるアニーリング処理を施こし
、単結晶化したシリコン膜を用いても良い。写真蝕刻法
によシパッシペイション層２４を島状にエツチングし、
バターニングする（第２図（Ｃ））。このとき、第１図
に示した様にゲート電極２１の長尺方向にパッジペイシ
コン層２４の存在する領域と存在しない領域を設ける。

図においては、ドレイン電極２７側のみパッシベイショ
ン層２４の存在する領域と存在しない領域を設けている
が、ンーヌ電極側も同様なパターン形状としても良く、
その場合、パッシベイション層２４を複数の独立した島
状に形成しても良い。

次にプラズマＣＶＤ法あるいはイオン打込み法によりｎ
＋半導体層２６を形成し、さらにＤＣスパッタ法により
ソース電極２６およびドレイン電極２７となる金属層あ
るいはインジウム・スズ酸化物などの金属酸化物を形成
後、写真蝕刻法により、不要部分を除去する。（第２図
（ｄ））この時♂半導体層２６および半導体層２４の、
ソース電極２ｅとドレイン電極２７およびパッシベイシ
ョン層２４にて被覆されていない部分も除去される。

ｎ＋半導体層２６および半導体層２４の除去は、フッ酸
を含む蝕刻液を用いても良いが、フッ化イオウガスを用
いた反応性イオンエツチングを用いるならソース電極２
６およびドレイン電極２７のオーバーハングを抑えるこ
とができるからより望ましい。（第２図（ｅ））。

以上の実施例については液晶表示装置に用いられるＴＰ
Ｔに関して述べたが、本発明は、何も液晶表示装置に限
られるものではなく、ＴＰＴを用いる他のデバイヌ、例
えばラインセンサー等においても消費電力の低減等に有
効である。

発明の効果 本発明によれば、従来のようにゲート電極とパッシベイ
ション層とソース・ドレイン電極の３棟類のマスク合わ
せ精度を補償するため、ドレイン電極とゲート電極の重
なシ領域が大きくなることによる寄生容量の増大が発生
することはなく、従来の約半分の寄生容量となる。この
ため、液晶表示装置の一方の電極である対向電極に必要
なりＣオフセット電圧は少なくなシ、画像ムラの発生や
留像の発生を抑制できる。また、本発明をソース電極と
ゲート電極の重なシ部分にも適用すれば、ソースライン
の寄生容量を減することができ、液晶表示装置の消費電
力を下げることができる。従って、産業上の意義は極め
て犬である。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例におけるアクティブマ
トリクス基板の平面図、第１図（ｂ）はその断面図、第
２図（ａ）〜（ｅ）は本発明のアクティブマトリクス基
板の製造方法を示した工程図、第３図はアクティブマト
リクス基板の回路図、第４図（ａ）は従来例のアクティ
ブマトリクス基板の平面図、第４図（ト））はその断面
図、第５図はその動作波形図である。 ２０・・・・・・ガラス基板、２１・・・・・・ゲート
電極、２２・・・・・・ゲート絶縁体層、２３・・・・
・・半導体層、２４・・・・・・パッシペインヨン層、
２５・・・・・・ｎ＋型半導体層、２６・・・・・・ソ
ース電極、２７・・・・・・ドレイン電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名２０
−−一カ゛ラスＸ販 π　　　？！ 第２図 ？ｌ ／′ 第３図 Ｌ−−一−−−−一−−−−−−−−へ−−−−Ｊ第４
図 第　５　図

Claims (6)

【特許請求の範囲】
1. （１）絶縁性基板上のゲート電極と、ゲート絶縁層と、
   半導体層と、パッシベイション層と、外部信号を入力す
   るためのソース電極と、ドレイン電極とを有してなる薄
   膜トランジスタにおいて、少なくとも前記ドレイン電極
   とゲート電極の重なり領域の前記ゲート電極の長尺方向
   に、前記パッシベイション層の存在する領域と存在しな
   い領域を形成することを特徴とする薄膜トランジスタの
   製造方法。
2. （２）絶縁性基板が、透光性基板であることを特徴とす
   る特許請求の範囲第１項記載の薄膜トランジスタの製造
   方法。
3. （３）ゲート絶縁層と半導体層とパッシベイション層は
   、プラズマＣＶＤ法で形成される非結晶質窒化シリコン
   と非結晶質シリコンであることを特徴とする特許請求の
   範囲第１項又は第２項記載の薄膜トランジスタの製造方
   法。
4. （４）ソース電極とドレイン電極は、ほう素を含む非結
   晶質シリコン薄膜と、少なくとも一種類以上の金属薄膜
   あるいは金属酸化薄膜からなることを特徴とする特許請
   求の範囲第１項から第３項のいずれかに記載の薄膜トラ
   ンジスタの製造方法。
5. （５）非結晶質シリコンおよびほう素を含む非結晶質シ
   リコンの不要部分はドライエッチング法にて除去される
   ことを特徴とする特許請求の範囲第４項に記載の薄膜ト
   ランジスタの製造方法。
6. （６）非結晶質シリコンおよびほう素を含む非結晶質シ
   リコンの不要部分は、フッ化イオウを主成分とする気体
   を用いたドライエッチング法にて除去されることを特徴
   とする特許請求の範囲第６項記載の薄膜トランジスタの
   製造方法。