JPH01123457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01123457A JPH01123457A JP28097587A JP28097587A JPH01123457A JP H01123457 A JPH01123457 A JP H01123457A JP 28097587 A JP28097587 A JP 28097587A JP 28097587 A JP28097587 A JP 28097587A JP H01123457 A JPH01123457 A JP H01123457A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS (絶縁ゲート電界効果)トランジスタ
を具備した半導体装置にバイポーラトランジスタを効率
的に形成する半導体装置の製造方法に関する。
を具備した半導体装置にバイポーラトランジスタを効率
的に形成する半導体装置の製造方法に関する。
従来、1つの半導体基板上にPチャネルMOSトランジ
スタとNチャネルMO3トランジスタとを一体的に構成
したCMO3型O3回路が提案されている。即ち、この
種のCMO3型O3回路は、半導体基板上に第1の導電
型MO3トランジスタを直接形成する一方で、半導体基
板内に設けられた半導体基板と逆極性の導電性領域ウェ
ル上に第2の導電型MO3トランジスタを形成しており
、これらを相補型に接続する構成となっている。
スタとNチャネルMO3トランジスタとを一体的に構成
したCMO3型O3回路が提案されている。即ち、この
種のCMO3型O3回路は、半導体基板上に第1の導電
型MO3トランジスタを直接形成する一方で、半導体基
板内に設けられた半導体基板と逆極性の導電性領域ウェ
ル上に第2の導電型MO3トランジスタを形成しており
、これらを相補型に接続する構成となっている。
上述した従来の相補型MO3集積回路においては、容量
性の負荷の駆動能力の点でMO3I−ランジスタはバイ
ポーラトランジスタに比べて電流駆動能力が小さく、負
荷容量の増加に比例してゲートの遅延時間が増加するな
どの問題がある。このため容量性負荷に対する高い駆動
能力が得られるバイポーラトランジスタを一体的に構成
する試みがなされているが、バイポーラトランジスタの
製造はMOSトランジスタの製造とは独立した工程で行
っているために、製造工程が極めて複雑化し、バイポー
ラトランジスタを容易に形成することができないという
問題が生じている。
性の負荷の駆動能力の点でMO3I−ランジスタはバイ
ポーラトランジスタに比べて電流駆動能力が小さく、負
荷容量の増加に比例してゲートの遅延時間が増加するな
どの問題がある。このため容量性負荷に対する高い駆動
能力が得られるバイポーラトランジスタを一体的に構成
する試みがなされているが、バイポーラトランジスタの
製造はMOSトランジスタの製造とは独立した工程で行
っているために、製造工程が極めて複雑化し、バイポー
ラトランジスタを容易に形成することができないという
問題が生じている。
本発明は、CMO3集積回路においてバイポーラトラン
ジスタを容易に形成することが可能な半導体装置の製造
方法を提供することを目的としている。
ジスタを容易に形成することが可能な半導体装置の製造
方法を提供することを目的としている。
本発明の半導体装置の製造方法は、一導電型半導体基板
に逆導電型のウェルを形成する工程と、このウェルの一
部に一導電型の不純物を導入してバイポーラトランジス
タのベース領域を形成する工程と、前記半導体基板に形
成するMOSトランジスタのソース・ドレイン領域と同
時に前記ウェルに逆導電型不純物を導入してバイポーラ
トランジスタのエミッタ領域及びコレクタ電極を形成す
る工程と、異なるウェルに形成するMOSトランジスタ
のソース・ドレイン領域と同時に前記ベース領域に一導
電型不純物を導入してベース電極を形成する工程とを含
んでおり、CMO3I−ランジスクの製造工程に1つの
フォト工程を付加するのみでバイポーラトランジスタを
一体的に形成することを可能としている。
に逆導電型のウェルを形成する工程と、このウェルの一
部に一導電型の不純物を導入してバイポーラトランジス
タのベース領域を形成する工程と、前記半導体基板に形
成するMOSトランジスタのソース・ドレイン領域と同
時に前記ウェルに逆導電型不純物を導入してバイポーラ
トランジスタのエミッタ領域及びコレクタ電極を形成す
る工程と、異なるウェルに形成するMOSトランジスタ
のソース・ドレイン領域と同時に前記ベース領域に一導
電型不純物を導入してベース電極を形成する工程とを含
んでおり、CMO3I−ランジスクの製造工程に1つの
フォト工程を付加するのみでバイポーラトランジスタを
一体的に形成することを可能としている。
次に、本発明を図面を参照して説明する。
第1図は本発明方法を適用して製造された半導体の一例
の断面図である。図示のようにP型半導体基板lにNチ
ャネルMO3トランジスタNMO3を形成するとともに
、半導体基板1に形成したNウェル11にPチャネルM
O3トランジスタPMO3を形成し、かっNウェル1o
にNPNバイポーラトランジスタNPN−Trを形成し
ている。
の断面図である。図示のようにP型半導体基板lにNチ
ャネルMO3トランジスタNMO3を形成するとともに
、半導体基板1に形成したNウェル11にPチャネルM
O3トランジスタPMO3を形成し、かっNウェル1o
にNPNバイポーラトランジスタNPN−Trを形成し
ている。
前記NMO3はゲート電極16とソース・ドレイン領域
17で構成され、PMO3はゲート電極15とソース・
ドレイン領域18で構成される。
17で構成され、PMO3はゲート電極15とソース・
ドレイン領域18で構成される。
また、NPN−TrはコレクタとしてのNウェル10、
ベース領域12.エミッタ領域19で構成される。なお
、20はベース電極、21はコレクタ電極である。
ベース領域12.エミッタ領域19で構成される。なお
、20はベース電極、21はコレクタ電極である。
本実施例の製造方法を第2図を用いて説明する。
先ず、第2図(a)のように、P型半導体基板1の表面
にシリコン酸化膜2を所要パターンに形成し、これをマ
スクにして所要領域にN型半導体領域(Nウェル)10
.11を形成する。
にシリコン酸化膜2を所要パターンに形成し、これをマ
スクにして所要領域にN型半導体領域(Nウェル)10
.11を形成する。
次に、第2図(b)のようにマスクに用いたシリコン酸
化膜2を全面除去し、全面に5000人程度0薄いシリ
コン酸化膜3を成長させ、その上にイオン注入のマスク
となるPSG等の膜4を形成する。そして、Nウェル領
域10上の位置で前記PSG膜4にバイポーラトランジ
スタのベース領域となる部分をパターニングしてイオン
注入のための窓を開け、P型不純物をイオン注入を行う
。
化膜2を全面除去し、全面に5000人程度0薄いシリ
コン酸化膜3を成長させ、その上にイオン注入のマスク
となるPSG等の膜4を形成する。そして、Nウェル領
域10上の位置で前記PSG膜4にバイポーラトランジ
スタのベース領域となる部分をパターニングしてイオン
注入のための窓を開け、P型不純物をイオン注入を行う
。
その後、PSGS造膜除去し、不純物の活性化熱処理を
1200°Cで10分程行ない、第2図(C)のように
Nウェル領域10内にバイポーラトランジスタのベース
12を形成する。
1200°Cで10分程行ない、第2図(C)のように
Nウェル領域10内にバイポーラトランジスタのベース
12を形成する。
以後、第2図(d)のようにLOGO3酸化による素子
分離領域13及びゲート酸化膜14を形成し、更に第2
図(e)のようにポリシリコンによるMOSトランジス
タのゲート電極15.16を形成した後、NチャネルM
OSトランジスタのソース及びドレイン17.17と、
PチャネルMOSトランジスタのソース及びドレイン1
8゜18をイオン注入を行うことによりセルファライン
で形成する。
分離領域13及びゲート酸化膜14を形成し、更に第2
図(e)のようにポリシリコンによるMOSトランジス
タのゲート電極15.16を形成した後、NチャネルM
OSトランジスタのソース及びドレイン17.17と、
PチャネルMOSトランジスタのソース及びドレイン1
8゜18をイオン注入を行うことによりセルファライン
で形成する。
ここで、前記したPチャネル及びNチャネルの各MO3
トランジスタのソース及びドレイン17゜18を形成す
る時に、前記Nウェル領域lo内に形成するNPNバイ
ポーラトランジスタのN+エミッタ領域19.P+ベー
ス電極2o及びN゛コレクタ電極21も同時に形成する
。
トランジスタのソース及びドレイン17゜18を形成す
る時に、前記Nウェル領域lo内に形成するNPNバイ
ポーラトランジスタのN+エミッタ領域19.P+ベー
ス電極2o及びN゛コレクタ電極21も同時に形成する
。
上述した製造方法において、バイポーラトランジスタの
ベース領域12のイオン注入をボロンを用い、150K
e Vのエネルギーでドーズ量を5×10−” at
m/cm”とすることによりヘ−スjI域12とコレク
タとしてのNウェル領域1oの接合部分を基板表面より
約1.0μmの深さに形成することができる。
ベース領域12のイオン注入をボロンを用い、150K
e Vのエネルギーでドーズ量を5×10−” at
m/cm”とすることによりヘ−スjI域12とコレク
タとしてのNウェル領域1oの接合部分を基板表面より
約1.0μmの深さに形成することができる。
ここで、前記実施例において、P型半導体基板1内にN
型ウェル領域10.11を形成する過程において、N型
不純物濃度を従来よりも濃くし、P型不純物をカウンタ
ードープイオン注入と活性化熱処理及び押し込み拡張熱
処理を行ってレトロブレイド型Nウェル構造としておく
。そしてバイポーラトランジスタのベース領域以降の製
造方法を行うことにより、NPNバイポーラトランジス
タとP及びN型MO3トランジスタが混載された集積回
路を得るようにしてもよい。
型ウェル領域10.11を形成する過程において、N型
不純物濃度を従来よりも濃くし、P型不純物をカウンタ
ードープイオン注入と活性化熱処理及び押し込み拡張熱
処理を行ってレトロブレイド型Nウェル構造としておく
。そしてバイポーラトランジスタのベース領域以降の製
造方法を行うことにより、NPNバイポーラトランジス
タとP及びN型MO3トランジスタが混載された集積回
路を得るようにしてもよい。
以上、本発明の半導体集積回路をP型基板に構成する例
を述べたが、同様の工程によりN型基板に構成すること
も可能である。
を述べたが、同様の工程によりN型基板に構成すること
も可能である。
以上説明したように本発明は、一導電型半導体基板に逆
導電型のウェルを形成し、このウェルに一導電型の不純
物を導入してベース領域を形成しておけば、以後はCM
O3I−ランジスクの工程をそのまま利用することによ
りバイポーラトランジスタを一体的に形成することがで
きるので、結果としてCMOSトランジスタの製造工程
に1つのフォト工程を付加するのみでバイポーラトラン
ジスタを一体的に形成することを可能となり、負荷駆動
能力の商い半導体装置を容易に製造できる効果がある。
導電型のウェルを形成し、このウェルに一導電型の不純
物を導入してベース領域を形成しておけば、以後はCM
O3I−ランジスクの工程をそのまま利用することによ
りバイポーラトランジスタを一体的に形成することがで
きるので、結果としてCMOSトランジスタの製造工程
に1つのフォト工程を付加するのみでバイポーラトラン
ジスタを一体的に形成することを可能となり、負荷駆動
能力の商い半導体装置を容易に製造できる効果がある。
第1図は本発明方法で製造された半導体装置の一模式的
な断面図、第2図(a)乃至第2図(e)はその製造方
法を工程順に示す断面図である。 ■・・・半導体基板、2.3・・・シリコン酸化膜、4
・・・PSG、10.11・・・Nウェル、12・・・
ベース領域、13・・・素子分離酸化膜、14・・・ゲ
ート酸化膜、15.16・・・ゲート電極、17.18
・・・ソース・ドレイン領域、19・・・エミッタ領域
、2o・・・ベース電極、21・・・コレクタ電極。
な断面図、第2図(a)乃至第2図(e)はその製造方
法を工程順に示す断面図である。 ■・・・半導体基板、2.3・・・シリコン酸化膜、4
・・・PSG、10.11・・・Nウェル、12・・・
ベース領域、13・・・素子分離酸化膜、14・・・ゲ
ート酸化膜、15.16・・・ゲート電極、17.18
・・・ソース・ドレイン領域、19・・・エミッタ領域
、2o・・・ベース電極、21・・・コレクタ電極。
Claims (1)
- (1)一導電型半導体基板に逆導電型のウェルを形成す
る工程と、このウェルの一部に一導電型の不純物を導入
してバイポーラトランジスタのベース領域を形成する工
程と、前記半導体基板に形成するMOSトランジスタの
ソース・ドレイン領域と同時に前記ウェルに逆導電型不
純物を導入してバイポーラトランジスタのエミッタ領域
及びコレクタ電極を形成する工程と、前記ウェルに形成
するMOSトランジスタのソース・ドレイン領域と同時
に前記ベース領域に一導電型不純物を導入してベース電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28097587A JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28097587A JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01123457A true JPH01123457A (ja) | 1989-05-16 |
Family
ID=17632506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28097587A Pending JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01123457A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1987
- 1987-11-09 JP JP28097587A patent/JPH01123457A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
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