JPH01123457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01123457A JPH01123457A JP28097587A JP28097587A JPH01123457A JP H01123457 A JPH01123457 A JP H01123457A JP 28097587 A JP28097587 A JP 28097587A JP 28097587 A JP28097587 A JP 28097587A JP H01123457 A JPH01123457 A JP H01123457A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ （絶縁ゲート電界効果）トランジスタ
を具備した半導体装置にバイポーラトランジスタを効率
的に形成する半導体装置の製造方法に関する。
を具備した半導体装置にバイポーラトランジスタを効率
的に形成する半導体装置の製造方法に関する。
従来、１つの半導体基板上にＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯ３トランジスタとを一体的に構成
したＣＭＯ３型Ｏ３回路が提案されている。即ち、この
種のＣＭＯ３型Ｏ３回路は、半導体基板上に第１の導電
型ＭＯ３トランジスタを直接形成する一方で、半導体基
板内に設けられた半導体基板と逆極性の導電性領域ウェ
ル上に第２の導電型ＭＯ３トランジスタを形成しており
、これらを相補型に接続する構成となっている。
スタとＮチャネルＭＯ３トランジスタとを一体的に構成
したＣＭＯ３型Ｏ３回路が提案されている。即ち、この
種のＣＭＯ３型Ｏ３回路は、半導体基板上に第１の導電
型ＭＯ３トランジスタを直接形成する一方で、半導体基
板内に設けられた半導体基板と逆極性の導電性領域ウェ
ル上に第２の導電型ＭＯ３トランジスタを形成しており
、これらを相補型に接続する構成となっている。
上述した従来の相補型ＭＯ３集積回路においては、容量
性の負荷の駆動能力の点でＭＯ３Ｉ−ランジスタはバイ
ポーラトランジスタに比べて電流駆動能力が小さく、負
荷容量の増加に比例してゲートの遅延時間が増加するな
どの問題がある。このため容量性負荷に対する高い駆動
能力が得られるバイポーラトランジスタを一体的に構成
する試みがなされているが、バイポーラトランジスタの
製造はＭＯＳトランジスタの製造とは独立した工程で行
っているために、製造工程が極めて複雑化し、バイポー
ラトランジスタを容易に形成することができないという
問題が生じている。
性の負荷の駆動能力の点でＭＯ３Ｉ−ランジスタはバイ
ポーラトランジスタに比べて電流駆動能力が小さく、負
荷容量の増加に比例してゲートの遅延時間が増加するな
どの問題がある。このため容量性負荷に対する高い駆動
能力が得られるバイポーラトランジスタを一体的に構成
する試みがなされているが、バイポーラトランジスタの
製造はＭＯＳトランジスタの製造とは独立した工程で行
っているために、製造工程が極めて複雑化し、バイポー
ラトランジスタを容易に形成することができないという
問題が生じている。
本発明は、ＣＭＯ３集積回路においてバイポーラトラン
ジスタを容易に形成することが可能な半導体装置の製造
方法を提供することを目的としている。
ジスタを容易に形成することが可能な半導体装置の製造
方法を提供することを目的としている。
本発明の半導体装置の製造方法は、一導電型半導体基板
に逆導電型のウェルを形成する工程と、このウェルの一
部に一導電型の不純物を導入してバイポーラトランジス
タのベース領域を形成する工程と、前記半導体基板に形
成するＭＯＳトランジスタのソース・ドレイン領域と同
時に前記ウェルに逆導電型不純物を導入してバイポーラ
トランジスタのエミッタ領域及びコレクタ電極を形成す
る工程と、異なるウェルに形成するＭＯＳトランジスタ
のソース・ドレイン領域と同時に前記ベース領域に一導
電型不純物を導入してベース電極を形成する工程とを含
んでおり、ＣＭＯ３Ｉ−ランジスクの製造工程に１つの
フォト工程を付加するのみでバイポーラトランジスタを
一体的に形成することを可能としている。
に逆導電型のウェルを形成する工程と、このウェルの一
部に一導電型の不純物を導入してバイポーラトランジス
タのベース領域を形成する工程と、前記半導体基板に形
成するＭＯＳトランジスタのソース・ドレイン領域と同
時に前記ウェルに逆導電型不純物を導入してバイポーラ
トランジスタのエミッタ領域及びコレクタ電極を形成す
る工程と、異なるウェルに形成するＭＯＳトランジスタ
のソース・ドレイン領域と同時に前記ベース領域に一導
電型不純物を導入してベース電極を形成する工程とを含
んでおり、ＣＭＯ３Ｉ−ランジスクの製造工程に１つの
フォト工程を付加するのみでバイポーラトランジスタを
一体的に形成することを可能としている。
次に、本発明を図面を参照して説明する。
第１図は本発明方法を適用して製造された半導体の一例
の断面図である。図示のようにＰ型半導体基板ｌにＮチ
ャネルＭＯ３トランジスタＮＭＯ３を形成するとともに
、半導体基板１に形成したＮウェル１１にＰチャネルＭ
Ｏ３トランジスタＰＭＯ３を形成し、かっＮウェル１ｏ
にＮＰＮバイポーラトランジスタＮＰＮ−Ｔｒを形成し
ている。
の断面図である。図示のようにＰ型半導体基板ｌにＮチ
ャネルＭＯ３トランジスタＮＭＯ３を形成するとともに
、半導体基板１に形成したＮウェル１１にＰチャネルＭ
Ｏ３トランジスタＰＭＯ３を形成し、かっＮウェル１ｏ
にＮＰＮバイポーラトランジスタＮＰＮ−Ｔｒを形成し
ている。
前記ＮＭＯ３はゲート電極１６とソース・ドレイン領域
１７で構成され、ＰＭＯ３はゲート電極１５とソース・
ドレイン領域１８で構成される。
１７で構成され、ＰＭＯ３はゲート電極１５とソース・
ドレイン領域１８で構成される。
また、ＮＰＮ−ＴｒはコレクタとしてのＮウェル１０、
ベース領域１２．エミッタ領域１９で構成される。なお
、２０はベース電極、２１はコレクタ電極である。
ベース領域１２．エミッタ領域１９で構成される。なお
、２０はベース電極、２１はコレクタ電極である。
本実施例の製造方法を第２図を用いて説明する。
先ず、第２図（ａ）のように、Ｐ型半導体基板１の表面
にシリコン酸化膜２を所要パターンに形成し、これをマ
スクにして所要領域にＮ型半導体領域（Ｎウェル）１０
．１１を形成する。
にシリコン酸化膜２を所要パターンに形成し、これをマ
スクにして所要領域にＮ型半導体領域（Ｎウェル）１０
．１１を形成する。
次に、第２図（ｂ）のようにマスクに用いたシリコン酸
化膜２を全面除去し、全面に５０００人程度０薄いシリ
コン酸化膜３を成長させ、その上にイオン注入のマスク
となるＰＳＧ等の膜４を形成する。そして、Ｎウェル領
域１０上の位置で前記ＰＳＧ膜４にバイポーラトランジ
スタのベース領域となる部分をパターニングしてイオン
注入のための窓を開け、Ｐ型不純物をイオン注入を行う
。
化膜２を全面除去し、全面に５０００人程度０薄いシリ
コン酸化膜３を成長させ、その上にイオン注入のマスク
となるＰＳＧ等の膜４を形成する。そして、Ｎウェル領
域１０上の位置で前記ＰＳＧ膜４にバイポーラトランジ
スタのベース領域となる部分をパターニングしてイオン
注入のための窓を開け、Ｐ型不純物をイオン注入を行う
。
その後、ＰＳＧＳ造膜除去し、不純物の活性化熱処理を
１２００°Ｃで１０分程行ない、第２図（Ｃ）のように
Ｎウェル領域１０内にバイポーラトランジスタのベース
１２を形成する。
１２００°Ｃで１０分程行ない、第２図（Ｃ）のように
Ｎウェル領域１０内にバイポーラトランジスタのベース
１２を形成する。
以後、第２図（ｄ）のようにＬＯＧＯ３酸化による素子
分離領域１３及びゲート酸化膜１４を形成し、更に第２
図（ｅ）のようにポリシリコンによるＭＯＳトランジス
タのゲート電極１５．１６を形成した後、ＮチャネルＭ
ＯＳトランジスタのソース及びドレイン１７．１７と、
ＰチャネルＭＯＳトランジスタのソース及びドレイン１
８゜１８をイオン注入を行うことによりセルファライン
で形成する。
分離領域１３及びゲート酸化膜１４を形成し、更に第２
図（ｅ）のようにポリシリコンによるＭＯＳトランジス
タのゲート電極１５．１６を形成した後、ＮチャネルＭ
ＯＳトランジスタのソース及びドレイン１７．１７と、
ＰチャネルＭＯＳトランジスタのソース及びドレイン１
８゜１８をイオン注入を行うことによりセルファライン
で形成する。
ここで、前記したＰチャネル及びＮチャネルの各ＭＯ３
トランジスタのソース及びドレイン１７゜１８を形成す
る時に、前記Ｎウェル領域ｌｏ内に形成するＮＰＮバイ
ポーラトランジスタのＮ＋エミッタ領域１９．Ｐ＋ベー
ス電極２ｏ及びＮ゛コレクタ電極２１も同時に形成する
。
トランジスタのソース及びドレイン１７゜１８を形成す
る時に、前記Ｎウェル領域ｌｏ内に形成するＮＰＮバイ
ポーラトランジスタのＮ＋エミッタ領域１９．Ｐ＋ベー
ス電極２ｏ及びＮ゛コレクタ電極２１も同時に形成する
。
上述した製造方法において、バイポーラトランジスタの
ベース領域１２のイオン注入をボロンを用い、１５０Ｋ
ｅ Ｖのエネルギーでドーズ量を５×１０−” ａｔ
ｍ／ｃｍ”とすることによりヘ−スｊＩ域１２とコレク
タとしてのＮウェル領域１ｏの接合部分を基板表面より
約１．０μｍの深さに形成することができる。
ベース領域１２のイオン注入をボロンを用い、１５０Ｋ
ｅ Ｖのエネルギーでドーズ量を５×１０−” ａｔ
ｍ／ｃｍ”とすることによりヘ−スｊＩ域１２とコレク
タとしてのＮウェル領域１ｏの接合部分を基板表面より
約１．０μｍの深さに形成することができる。
ここで、前記実施例において、Ｐ型半導体基板１内にＮ
型ウェル領域１０．１１を形成する過程において、Ｎ型
不純物濃度を従来よりも濃くし、Ｐ型不純物をカウンタ
ードープイオン注入と活性化熱処理及び押し込み拡張熱
処理を行ってレトロブレイド型Ｎウェル構造としておく
。そしてバイポーラトランジスタのベース領域以降の製
造方法を行うことにより、ＮＰＮバイポーラトランジス
タとＰ及びＮ型ＭＯ３トランジスタが混載された集積回
路を得るようにしてもよい。
型ウェル領域１０．１１を形成する過程において、Ｎ型
不純物濃度を従来よりも濃くし、Ｐ型不純物をカウンタ
ードープイオン注入と活性化熱処理及び押し込み拡張熱
処理を行ってレトロブレイド型Ｎウェル構造としておく
。そしてバイポーラトランジスタのベース領域以降の製
造方法を行うことにより、ＮＰＮバイポーラトランジス
タとＰ及びＮ型ＭＯ３トランジスタが混載された集積回
路を得るようにしてもよい。
以上、本発明の半導体集積回路をＰ型基板に構成する例
を述べたが、同様の工程によりＮ型基板に構成すること
も可能である。
を述べたが、同様の工程によりＮ型基板に構成すること
も可能である。
以上説明したように本発明は、一導電型半導体基板に逆
導電型のウェルを形成し、このウェルに一導電型の不純
物を導入してベース領域を形成しておけば、以後はＣＭ
Ｏ３Ｉ−ランジスクの工程をそのまま利用することによ
りバイポーラトランジスタを一体的に形成することがで
きるので、結果としてＣＭＯＳトランジスタの製造工程
に１つのフォト工程を付加するのみでバイポーラトラン
ジスタを一体的に形成することを可能となり、負荷駆動
能力の商い半導体装置を容易に製造できる効果がある。
導電型のウェルを形成し、このウェルに一導電型の不純
物を導入してベース領域を形成しておけば、以後はＣＭ
Ｏ３Ｉ−ランジスクの工程をそのまま利用することによ
りバイポーラトランジスタを一体的に形成することがで
きるので、結果としてＣＭＯＳトランジスタの製造工程
に１つのフォト工程を付加するのみでバイポーラトラン
ジスタを一体的に形成することを可能となり、負荷駆動
能力の商い半導体装置を容易に製造できる効果がある。
第１図は本発明方法で製造された半導体装置の一模式的
な断面図、第２図（ａ）乃至第２図（ｅ）はその製造方
法を工程順に示す断面図である。 ■・・・半導体基板、２．３・・・シリコン酸化膜、４
・・・ＰＳＧ、１０．１１・・・Ｎウェル、１２・・・
ベース領域、１３・・・素子分離酸化膜、１４・・・ゲ
ート酸化膜、１５．１６・・・ゲート電極、１７．１８
・・・ソース・ドレイン領域、１９・・・エミッタ領域
、２ｏ・・・ベース電極、２１・・・コレクタ電極。
な断面図、第２図（ａ）乃至第２図（ｅ）はその製造方
法を工程順に示す断面図である。 ■・・・半導体基板、２．３・・・シリコン酸化膜、４
・・・ＰＳＧ、１０．１１・・・Ｎウェル、１２・・・
ベース領域、１３・・・素子分離酸化膜、１４・・・ゲ
ート酸化膜、１５．１６・・・ゲート電極、１７．１８
・・・ソース・ドレイン領域、１９・・・エミッタ領域
、２ｏ・・・ベース電極、２１・・・コレクタ電極。
Claims (1)
- （１）一導電型半導体基板に逆導電型のウェルを形成す
る工程と、このウェルの一部に一導電型の不純物を導入
してバイポーラトランジスタのベース領域を形成する工
程と、前記半導体基板に形成するＭＯＳトランジスタの
ソース・ドレイン領域と同時に前記ウェルに逆導電型不
純物を導入してバイポーラトランジスタのエミッタ領域
及びコレクタ電極を形成する工程と、前記ウェルに形成
するＭＯＳトランジスタのソース・ドレイン領域と同時
に前記ベース領域に一導電型不純物を導入してベース電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28097587A JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28097587A JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123457A true JPH01123457A (ja) | 1989-05-16 |
Family
ID=17632506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28097587A Pending JPH01123457A (ja) | 1987-11-09 | 1987-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1987
- 1987-11-09 JP JP28097587A patent/JPH01123457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
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