JPH01122139A - 半導体装置 - Google Patents
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- JPH01122139A JPH01122139A JP28078987A JP28078987A JPH01122139A JP H01122139 A JPH01122139 A JP H01122139A JP 28078987 A JP28078987 A JP 28078987A JP 28078987 A JP28078987 A JP 28078987A JP H01122139 A JPH01122139 A JP H01122139A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置、特に、電界効果トランジスタの改良に関し
、 ゲート電極に、リフラクトリメタルのシリサイド層また
はポリサイド層を使用し、これをカバーするＰＳＧ膜や
ポロンを含むＰＳＧ膜等の絶縁膜を平坦化するためにリ
フロー工程を実行してゲート電極をカバーするＰＳＧ膜
やボロンを含むＰＳＧ膜等の絶縁膜が平坦化されている
電界効果トランジスタにおいて、ゲート電極がリフラク
トリメタルのシリサイド層の場合はゲート電極の抵抗が
増大することがなく、ゲート電極がポリサイド層の場合
は、リフラクトリメタルのシリサイド層と多結晶シリコ
ン層とが剥離することがなく、また、ＣＭＯ３の場合は
、ボロンのパイルダウン現象により、ソース・ドレイン
をなす２９領域の抵抗が上昇することがなく、ソース電
極・ドレイン電極をなすアルミニウム膜とのコンタクト
抵抗が上昇することがなく、動作速度が低下することが
ないように改良された電界効果トランジスタを提供する
ことを目的とし、 半導体装置（電界効果トランジスタ）のゲートをカバー
する絶縁物膜を、二酸化シリコン膜等の第１の絶縁物膜
と、窒化シリコン膜と、ＰＳＧＩＩｌやポロンを含むＰ
ＳＧ膜等の第２の絶縁物膜との三重層をもって構成され
ている。
、 ゲート電極に、リフラクトリメタルのシリサイド層また
はポリサイド層を使用し、これをカバーするＰＳＧ膜や
ポロンを含むＰＳＧ膜等の絶縁膜を平坦化するためにリ
フロー工程を実行してゲート電極をカバーするＰＳＧ膜
やボロンを含むＰＳＧ膜等の絶縁膜が平坦化されている
電界効果トランジスタにおいて、ゲート電極がリフラク
トリメタルのシリサイド層の場合はゲート電極の抵抗が
増大することがなく、ゲート電極がポリサイド層の場合
は、リフラクトリメタルのシリサイド層と多結晶シリコ
ン層とが剥離することがなく、また、ＣＭＯ３の場合は
、ボロンのパイルダウン現象により、ソース・ドレイン
をなす２９領域の抵抗が上昇することがなく、ソース電
極・ドレイン電極をなすアルミニウム膜とのコンタクト
抵抗が上昇することがなく、動作速度が低下することが
ないように改良された電界効果トランジスタを提供する
ことを目的とし、 半導体装置（電界効果トランジスタ）のゲートをカバー
する絶縁物膜を、二酸化シリコン膜等の第１の絶縁物膜
と、窒化シリコン膜と、ＰＳＧＩＩｌやポロンを含むＰ
ＳＧ膜等の第２の絶縁物膜との三重層をもって構成され
ている。
本発明は、半導体装置の改良に関する。特に、電界効果
トランジスタの 改良に関する。
トランジスタの 改良に関する。
半導体装置の電極、特に電界効果トランジスタのゲート
電極には、集積度の向上と動作速度の向上とのために、
タングステン、チタン等リフラクトリメタルのシリサイ
ド層や多結晶シリコン層とリフラグトリメタルのシリサ
イド層との積層体（以下ポリサイド層と言う、）等が最
近使用されている。
電極には、集積度の向上と動作速度の向上とのために、
タングステン、チタン等リフラクトリメタルのシリサイ
ド層や多結晶シリコン層とリフラグトリメタルのシリサ
イド層との積層体（以下ポリサイド層と言う、）等が最
近使用されている。
また、ソース電極・ドレイン電極には、伝統的にアルミ
ニウムが使用されているが、素子が微細化すると、ソー
ス電極・ドレイン電極の断線等のおそれがあるため、ゲ
ート［ＰｉをカバーするＰＳＧ膜やボロンを含むＰＳＧ
膜等を平坦化する必要がある。
ニウムが使用されているが、素子が微細化すると、ソー
ス電極・ドレイン電極の断線等のおそれがあるため、ゲ
ート［ＰｉをカバーするＰＳＧ膜やボロンを含むＰＳＧ
膜等を平坦化する必要がある。
たり、この平坦化工程に高温工程を使用すると、ソース
・ドレインの拡散が進行して、ソース・ドレインの深さ
が深くなるので、ゲート電極をカバーする絶縁膜を、比
較的低温の水蒸気中で熱処理する工程（以下リフロー工
程と言う、）が使用されている。
・ドレインの拡散が進行して、ソース・ドレインの深さ
が深くなるので、ゲート電極をカバーする絶縁膜を、比
較的低温の水蒸気中で熱処理する工程（以下リフロー工
程と言う、）が使用されている。
上記したように、ゲート電極に、リフラクトリメタルの
シリサイド層またはポリサイド層を使用し、これをカバ
ーするＰＳＧ膜やボロンを含むＰＳＧ膜等の絶縁膜を平
坦化するためにリフロー工程を実行すると、下記の欠点
が認められる。
シリサイド層またはポリサイド層を使用し、これをカバ
ーするＰＳＧ膜やボロンを含むＰＳＧ膜等の絶縁膜を平
坦化するためにリフロー工程を実行すると、下記の欠点
が認められる。
イ、ゲート電極がリフラクトリメタルのシリサイド層の
場合もポリサイド層の場合も、リフロー工程において、
ゲート電極をカバーするＰＳＧ膜やボロンを含むＰＳＧ
膜等の絶縁膜を貫通して水がリフラクトリメタルのシリ
サイド層やポリサイド層に接触し、水素とリフラグトリ
メタルとが反応してリフラクトリメタルが酸化される、
異常酸化反応が発生してリフラクトリメタルのシリサイ
ド層やポリサイド層よりなるゲート電極が損傷を受け、
ゲー）！極の抵抗が増大する。
場合もポリサイド層の場合も、リフロー工程において、
ゲート電極をカバーするＰＳＧ膜やボロンを含むＰＳＧ
膜等の絶縁膜を貫通して水がリフラクトリメタルのシリ
サイド層やポリサイド層に接触し、水素とリフラグトリ
メタルとが反応してリフラクトリメタルが酸化される、
異常酸化反応が発生してリフラクトリメタルのシリサイ
ド層やポリサイド層よりなるゲート電極が損傷を受け、
ゲー）！極の抵抗が増大する。
ロ、ゲート電極がポリサイド層の場合は、同様の理由に
より、リフラクトリメタルのシリサイド層が多結晶シリ
コン層から剥離する。
より、リフラクトリメタルのシリサイド層が多結晶シリ
コン層から剥離する。
ハ、ＣＭＯ３の場合は、ボロンのパイルダウン現象によ
り、ソース・ドレインをなすｐ″頭域抵抗も上昇し、ソ
ース電極・ドレイン電極をなすアルミニウム膜とのコン
タクト抵抗が上昇して、動作速度が低下する。
り、ソース・ドレインをなすｐ″頭域抵抗も上昇し、ソ
ース電極・ドレイン電極をなすアルミニウム膜とのコン
タクト抵抗が上昇して、動作速度が低下する。
本発明の目的は、この欠点を解消することにあり、ゲー
ト電極に、リフラクトリメタルのシリサイド層またはポ
リサイド層を使用し、これをカバーするＰＳＧ膜やボロ
ンを含むＰＳＧ膜等の絶縁膜を平坦化するためにリフロ
ー工程を実行してゲート電極をカバーするＰＳＧ膜やボ
ロンを含むＰＳＧ膜等の絶縁膜が平坦化されている電界
効果トランジスタにおいて、ゲート電極がリフラクトリ
メタルのシリサイド層の場合はゲート電極の抵抗が増大
することがなく、ゲート電極がポリサイド層の場合は、
リフラクトリメタルのシリサイド層と多結晶シリコン層
とが剥離することがなく、また、ＣＭＯ３の場合は、ボ
ロンのパイルダウン現象により、ソース・ドレインをな
すｐ０領域の抵抗が上昇することがなく、ソース電極・
ドレイン電極をなすアルミニウム膜とのコンタクト抵抗
が上昇することがなく、動作速度が低下することがない
ように改良された電界効果トランジスタを提供すること
にある。
ト電極に、リフラクトリメタルのシリサイド層またはポ
リサイド層を使用し、これをカバーするＰＳＧ膜やボロ
ンを含むＰＳＧ膜等の絶縁膜を平坦化するためにリフロ
ー工程を実行してゲート電極をカバーするＰＳＧ膜やボ
ロンを含むＰＳＧ膜等の絶縁膜が平坦化されている電界
効果トランジスタにおいて、ゲート電極がリフラクトリ
メタルのシリサイド層の場合はゲート電極の抵抗が増大
することがなく、ゲート電極がポリサイド層の場合は、
リフラクトリメタルのシリサイド層と多結晶シリコン層
とが剥離することがなく、また、ＣＭＯ３の場合は、ボ
ロンのパイルダウン現象により、ソース・ドレインをな
すｐ０領域の抵抗が上昇することがなく、ソース電極・
ドレイン電極をなすアルミニウム膜とのコンタクト抵抗
が上昇することがなく、動作速度が低下することがない
ように改良された電界効果トランジスタを提供すること
にある。
上記の目的は、ゲート電極（５）はリフラグトリメタル
のシリサイド層（４）またはポリサイドＪＷ（４・３）
よりなり、該ゲート電極（５）をカバーする絶縁物ＩＩ
！ （１１）はリフロー法を使用して平坦化されている
半導体装置において、前記の絶縁物膜（１１）は、二酸
化シリコン膜等の第１の絶縁物１ｆ！（８）と、窒化シ
リコン膜（９）と、ＰＳＧ膜やボロンを含むＰＳＧ膜等
の第２の絶縁物膜（１０）との三重層をもって構成する
ことによって達成される。
のシリサイド層（４）またはポリサイドＪＷ（４・３）
よりなり、該ゲート電極（５）をカバーする絶縁物ＩＩ
！ （１１）はリフロー法を使用して平坦化されている
半導体装置において、前記の絶縁物膜（１１）は、二酸
化シリコン膜等の第１の絶縁物１ｆ！（８）と、窒化シ
リコン膜（９）と、ＰＳＧ膜やボロンを含むＰＳＧ膜等
の第２の絶縁物膜（１０）との三重層をもって構成する
ことによって達成される。
本発明に係る電界効果トランジスタのゲート電極をカバ
ーする絶縁物膜１１は、二酸化シリコン膜等の第１の絶
縁物膜８と、窒化シリコン膜９と、ＰＳＧ膜やボロンを
含むＰＳＧＩＩＩ等の第２の［ｉ物１１１１０との三重
層であるから、この三重層を構成する窒化シリコンｌ１
１９が、リフロー工程において、水の滲透を防止し、ゲ
ート電極５がリフラクトリメタルのシリサイド層４の場
合はリフラグトリメタルのシリサイド層４よりなるゲー
ト電極５の異常酸化を防止し、ゲート電極５がポリサイ
ド４・３の場合はリフラグトリメタルのシリサイド層４
と多結晶シリコン層３とが剥離することがな（、また、
ＣＭＯ３の場合は、ボロンのパイルダウン現象によりソ
ース・ドレインをなすｐ′領領域抵抗も上昇することが
なく、ソース電極・ドレイン電極をなすアルミニウム膜
とのコンタクト抵抗が上昇することがなく、動作速度が
低下することがない。
ーする絶縁物膜１１は、二酸化シリコン膜等の第１の絶
縁物膜８と、窒化シリコン膜９と、ＰＳＧ膜やボロンを
含むＰＳＧＩＩＩ等の第２の［ｉ物１１１１０との三重
層であるから、この三重層を構成する窒化シリコンｌ１
１９が、リフロー工程において、水の滲透を防止し、ゲ
ート電極５がリフラクトリメタルのシリサイド層４の場
合はリフラグトリメタルのシリサイド層４よりなるゲー
ト電極５の異常酸化を防止し、ゲート電極５がポリサイ
ド４・３の場合はリフラグトリメタルのシリサイド層４
と多結晶シリコン層３とが剥離することがな（、また、
ＣＭＯ３の場合は、ボロンのパイルダウン現象によりソ
ース・ドレインをなすｐ′領領域抵抗も上昇することが
なく、ソース電極・ドレイン電極をなすアルミニウム膜
とのコンタクト抵抗が上昇することがなく、動作速度が
低下することがない。
以下、図面を参照しつ一５本発明の一実施例に係る半導
体装置について説明する。
体装置について説明する。
第２図参照
シリコン基板ｌを酸化して二酸化シリコン膜２を形成す
る。
る。
つりいて、多結晶シリコン層３を厚さ１１００ｎ程度に
形成して、さらにつソけて、リフラクトリメタルシリサ
イド層４を厚さ２００ｎｍ程度に形成する（これらのリ
フラグトリメタルシリサイドＮ４と多結晶シリコン層３
との二重層がポリサイド層４・３である。）。
形成して、さらにつソけて、リフラクトリメタルシリサ
イド層４を厚さ２００ｎｍ程度に形成する（これらのリ
フラグトリメタルシリサイドＮ４と多結晶シリコン層３
との二重層がポリサイド層４・３である。）。
第３図参照
フォトリソグラフィー法を使用して、ポリサイド層４・
３をパターニングして、ゲート電極５を形成する。
３をパターニングして、ゲート電極５を形成する。
ゲート電極５をマスクとして不純物を導入した後、熱処
理を施して（この熱処理は後の工程において実行しても
よい、）、ソース６とドレイン７とを形成する。
理を施して（この熱処理は後の工程において実行しても
よい、）、ソース６とドレイン７とを形成する。
第４図参照
モノシランと亜酸化窒素とを使用してなすＣＶＤ法を使
用して二酸化シリコン層（第１の絶縁物層）８を２．０
ＯＯＡ厚に形成する。
用して二酸化シリコン層（第１の絶縁物層）８を２．０
ＯＯＡ厚に形成する。
次に、モノシランとアンモニヤを使用してなすＣＶＤ法
を使用して窒化シリコン膜９を１００〜２００人厚に形
成す定形この窒化シリコン膜９が、リフロー工程におけ
る水の遮断層である。
を使用して窒化シリコン膜９を１００〜２００人厚に形
成す定形この窒化シリコン膜９が、リフロー工程におけ
る水の遮断層である。
さらに、その上に、ＰＳＧ （８〜９ｗｔ％リンを含む
二酸化シリコン）またはボロンを４１１℃％、リンを５
ｗｔ％含む二酸化シリコンの層（第２の絶縁物層）１０
を８，０ＯＯＡ厚に形成する。これらの、ＰＳＯ（８〜
９ｗｔ％リンを含む二酸化シリコン）またはボロンを４
ｗｔ％、リンを５ｗｔ％含む二酸化シリコンの層（第２
の絶縁物層）１０と窒化シリコン膜９と二酸化シリコン
Ｎ（第１の絶縁物］’り８との積層体がゲート電極５を
カバーする絶縁物層１１である。
二酸化シリコン）またはボロンを４１１℃％、リンを５
ｗｔ％含む二酸化シリコンの層（第２の絶縁物層）１０
を８，０ＯＯＡ厚に形成する。これらの、ＰＳＯ（８〜
９ｗｔ％リンを含む二酸化シリコン）またはボロンを４
ｗｔ％、リンを５ｗｔ％含む二酸化シリコンの層（第２
の絶縁物層）１０と窒化シリコン膜９と二酸化シリコン
Ｎ（第１の絶縁物］’り８との積層体がゲート電極５を
カバーする絶縁物層１１である。
ここで、８００〜１ 、０００℃の水蒸気中でリフロー
工程を実行して、ゲート電極５をカバーする絶縁物膜１
１を平坦化する。この絶縁物膜１１には窒化シリコン層
９が介在層として存在するので、水がゲート電極５に接
触する機会はない。
工程を実行して、ゲート電極５をカバーする絶縁物膜１
１を平坦化する。この絶縁物膜１１には窒化シリコン層
９が介在層として存在するので、水がゲート電極５に接
触する機会はない。
第１図参照
ソース電極・ドレイン電極用窓明けをなした後、アルミ
ニウム膜を形成し、これをバターニングしてソース電極
１２、ドレイン電極１３を形成する。
ニウム膜を形成し、これをバターニングしてソース電極
１２、ドレイン電極１３を形成する。
上記の工程をもって製造された電界効果トランジスタの
ゲートは、ＰＳＧ （８〜９ｗｔ％リンを含む二酸化シ
リコン）またはボロンを４ｗｔ％、リンを５ｗｔ％含む
二酸化シリコンの層（第２の絶縁物層）１０と窒化シリ
コン膜９と二酸化シリコン層（第１の絶縁物層）８との
積層体をもって構成されているので、窒化シリコン膜９
が、リフロー工程における水の遮断層として機能し、種
々な不利益が防止される。
ゲートは、ＰＳＧ （８〜９ｗｔ％リンを含む二酸化シ
リコン）またはボロンを４ｗｔ％、リンを５ｗｔ％含む
二酸化シリコンの層（第２の絶縁物層）１０と窒化シリ
コン膜９と二酸化シリコン層（第１の絶縁物層）８との
積層体をもって構成されているので、窒化シリコン膜９
が、リフロー工程における水の遮断層として機能し、種
々な不利益が防止される。
以上説明せるとおり、本発明に係る半導体装置（電界効
果トランジスタ）のゲートをカバーする絶縁物膜は、二
酸化シリコン膜等の第１の絶縁物膜と、窒化シリコン膜
と、ＰＳＧ膜やボロンを含むＰＳＧ膜等の第２の絶縁物
膜との三重層であるから、この三重層を構成する窒化シ
リコン層が、リフロー工程において、水の滲透を防止し
、ゲート電極がリフラクトリメタルのシリサイド層の場
合はリフラグトリメタルのシリサイド層よりなるゲート
電極の異常酸化を防止し、ゲート電極がポリサイドの場
合はリフラグトリメタルのシリサイド層と多結晶シリコ
ン層とが剥離することがなく、また、ＣＭＯ３の場合は
、ボロンのパイルダウン現象によりソース・ドレインを
なすｐ”ｆｉｌ域の抵抗も上昇することがなく、ソース
電極・ドレイン電極をなすアルミニウム膜とのコンタク
ト抵抗が上昇することがなく、動作速度が低下すること
がない。
果トランジスタ）のゲートをカバーする絶縁物膜は、二
酸化シリコン膜等の第１の絶縁物膜と、窒化シリコン膜
と、ＰＳＧ膜やボロンを含むＰＳＧ膜等の第２の絶縁物
膜との三重層であるから、この三重層を構成する窒化シ
リコン層が、リフロー工程において、水の滲透を防止し
、ゲート電極がリフラクトリメタルのシリサイド層の場
合はリフラグトリメタルのシリサイド層よりなるゲート
電極の異常酸化を防止し、ゲート電極がポリサイドの場
合はリフラグトリメタルのシリサイド層と多結晶シリコ
ン層とが剥離することがなく、また、ＣＭＯ３の場合は
、ボロンのパイルダウン現象によりソース・ドレインを
なすｐ”ｆｉｌ域の抵抗も上昇することがなく、ソース
電極・ドレイン電極をなすアルミニウム膜とのコンタク
ト抵抗が上昇することがなく、動作速度が低下すること
がない。
第１図は、本発明の一実施例に係る電界効果トランジス
タの断面図である。 第２〜４図は、本発明の一実施例に係る電界効果トラン
ジスタの製造工程図である。 １・・・シリコン基板、 ２・・・ゲート絶縁膜（二酸化シリコン膜）、３・・・
多結晶シリコン層、 ４・・・リフラクトリメタルのシリサイド層、５・・・
ゲート電極、 ６・・・ソース、 ７・ ・ ・ドレイン、 ８・・・第１の絶縁膜（二酸化シリコン膜）、９・・・
窒化シリコン膜、 １０・・・第２の絶縁膜（ＰＳＧ等）、１１・・・ゲー
ト電極をカバーする絶縁物膜、１２・・・ソース電極、 １３・・・ドレイン電極。
タの断面図である。 第２〜４図は、本発明の一実施例に係る電界効果トラン
ジスタの製造工程図である。 １・・・シリコン基板、 ２・・・ゲート絶縁膜（二酸化シリコン膜）、３・・・
多結晶シリコン層、 ４・・・リフラクトリメタルのシリサイド層、５・・・
ゲート電極、 ６・・・ソース、 ７・ ・ ・ドレイン、 ８・・・第１の絶縁膜（二酸化シリコン膜）、９・・・
窒化シリコン膜、 １０・・・第２の絶縁膜（ＰＳＧ等）、１１・・・ゲー
ト電極をカバーする絶縁物膜、１２・・・ソース電極、 １３・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 ゲート電極（５）はリフラグトリメタルのシリサイド
層（４）またはポリサイド層（４・３）よりなり、該ゲ
ート電極（５）をカバーする絶縁物膜（１１）はリフロ
ー法を使用して平坦化されてなる半導体装置において、 前記絶縁物膜（１１）は、第１の絶縁物膜（８）と、窒
化シリコン膜（９）と第２の絶縁物膜（１０）との三重
層をもって構成されてなる ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28078987A JPH01122139A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28078987A JPH01122139A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122139A true JPH01122139A (ja) | 1989-05-15 |
Family
ID=17629980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28078987A Pending JPH01122139A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122139A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04356944A (ja) * | 1991-04-03 | 1992-12-10 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5304840A (en) * | 1992-07-24 | 1994-04-19 | Trw Inc. | Cryogenic radiation-hard dual-layer field oxide for field-effect transistors |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US6569782B2 (en) | 2000-06-15 | 2003-05-27 | Samsung Electronics Co., Ltd. | Insulating layer, semiconductor device and methods for fabricating the same |
| US6730619B2 (en) | 2000-06-15 | 2004-05-04 | Samsung Electronics Co., Ltd. | Method of manufacturing insulating layer and semiconductor device including insulating layer |
-
1987
- 1987-11-05 JP JP28078987A patent/JPH01122139A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04356944A (ja) * | 1991-04-03 | 1992-12-10 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5304840A (en) * | 1992-07-24 | 1994-04-19 | Trw Inc. | Cryogenic radiation-hard dual-layer field oxide for field-effect transistors |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US6472261B2 (en) | 1993-12-17 | 2002-10-29 | Stmicroelectronics, Inc. | Method of forming an integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US6569782B2 (en) | 2000-06-15 | 2003-05-27 | Samsung Electronics Co., Ltd. | Insulating layer, semiconductor device and methods for fabricating the same |
| US6730619B2 (en) | 2000-06-15 | 2004-05-04 | Samsung Electronics Co., Ltd. | Method of manufacturing insulating layer and semiconductor device including insulating layer |
| US7180129B2 (en) | 2000-06-15 | 2007-02-20 | Samsung Electronics Co., Ltd. | Semiconductor device including insulating layer |
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