JP7581367B2 - バックプレーン及びディスプレイアセンブリ - Google Patents

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Description

関連出願
本願は、２０２０年４月６日に提出されたＵＳ特許出願第６３／００５７３１号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
背景
本開示の態様は、一般的に、異なるアセンブリに関し、より具体的には、バックプレーンを含むアセンブリ、およびバックプレーンと、ディスプレイを形成するための他の素子のアレイとを含むアセンブリに関する。
多くのディスプレイにおいて見落とされている一側面は、主ディスプレイパネル（例えば、個々の画素および／または光学素子からなるアレイ）の画素を駆動するために使用されるバックプレーン技術である。バックプレーンは、ディスプレイパネル内の個々の画素をオンおよびオフにすることに関与し、したがって、ディスプレイ全体の解像度、リフレッシュ速度、および電力消費において重要な役割を果たす、様々な回路および／またはトランジスタの設計、組み立て、または配列である。
現在の課題は、高度に集積され、発光素子（例えば、発光ダイオードまたはＬＥＤ）または光反射素子ならびに光学素子と共に組み立てられ得るまたはパッケージされ得るバックプレーンを作製することである。集積化された光学素子および電子素子のためのパッケージング技術は、従来のパッケージング技術から進化し続けている。例えば、ウエハレベルチップスケールパッケージング（ＷＬＣＳＰ）技術およびファンアウトウエハレベルパッケージング技術が改善されている。また、パッケージング寸法も改善され、さらに高密度の解決策を可能にしている。パッケージングは、パッケージ当たり１つのチップが存在する１次元（１Ｄ）パッケージングから、２Ｄパッケージング（例えば、パッケージ当たり複数のチップ）、インターポーザを含む２．５Ｄパッケージング、およびチップスタッキングを含む３Ｄパッケージングまで進んて来た。これらの技術によって提供された全ての改善点があっても、ライトフィールドディスプレイを含む高解像度ディスプレイにおいて必要とされる種類のアセンブリの要件を満たすことができない場合がある。
したがって、バックプレーンを有するアセンブリ、およびバックプレーンと、ディスプレイを形成する他の素子のアレイとの組み合わせを有するアセンブリの設計および製作を可能にする新しい技法が望ましい。
開示の概要
本開示の１つ以上の態様についての基礎知識を提供するために、これらの態様の概要を、以下に簡潔に示す。以下の概要は、意図される全ての態様の全体像を広く示すものではなく、全ての態様の重要なまたは不可欠な要素を特定するものでもなく、任意のまたは全ての態様の範囲を詳細に叙述するものでもない。以下の概要の目的は、１つ以上の態様のいくつかの概念を簡潔に提示して、その後に続く詳細な説明の序文とすることである。
本開示の一態様において、ディスプレイによって提供された光を制御するためのバックプレーンが説明される。バックプレーンは、アレイに形成された複数のタイルを備え、各タイルは、複数の相補型金属酸化膜半導体（ＣＭＯＳ）バックプレーンダイを含み、アレイの外周を形成するタイルの縁部は、ＣＭＯＳバックプレーンダイのうちの少なくとも１つに電気信号を導く電気コネクタを含む。
本開示の別の態様において、ディスプレイアセンブリが説明される。ディスプレイアセンブリは、タイルのアレイを含むバックプレーンを備え、各タイルは、電気的に結合された複数のＣＭＯＳバックプレーンダイを含む。アレイの外周を形成するタイルの縁部は、複数のＣＭＯＳバックプレーンダイのうちの１つ以上に電気信号を導く電気接続を含む。ディスプレイアセンブリは、少なくとも１つのタイルに電気的に結合された少なくとも１つの発光ダイオード（ＬＥＤ）アレイをさらに備える。
添付の図面は、一部の実装形態のみを示し、したがって、範囲を限定するものとして見なされるべきではない。
本開示の態様に従って、ディスプレイとディスプレイ用のコンテンツソースとの一例を示す図である。 本開示の態様に従って、複数の画素を有するディスプレイの一例を示す図である。 本開示の態様に従って、複数の画像要素を有するライトフィールドディスプレイの一例を示す図である。 本開示の態様に従って、複数の画像要素を有するライトフィールドディスプレイの一例を示す図である。 本開示の態様に従って、複数のタイルによって形成されたバックプレーンの一例を示す図である。 本開示の態様に従って、単一パネルによって形成されたバックプレーンの一例を示す図である。 本開示の態様に従って、タイルがダイシングされた再構築ウエハの一例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）を用いてバックプレーンおよびディスプレイを形成する例を示す図である。 本開示の態様に従って、パネルレベルパッケージング（ＰＬＰ）を用いてアセンブリを形成する例を示す図である。 本開示の態様に従って、パネルレベルパッケージング（ＰＬＰ）を用いてアセンブリを形成する例を示す図である。 本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成例を示す図である。 本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成例を示す図である。 本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成例を示す図である。 本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成例を示す図である。 本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成例を示す図である。 本開示の態様に従って、ディスプレイによって提供される光を制御するためのバックプレーンを製造または製作する異なる方法を示す流れ図である。 本開示の態様に従って、ディスプレイによって提供される光を制御するためのバックプレーンを製造または製作する異なる方法を示す流れ図である。
詳細な説明
添付の図面に関連して以下で記載される詳細な説明は、様々な構成の説明として意図されており、本明細書に記載されている概念を実施できる唯一の構成を表すように意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの具体的な詳細がなくてもこれらの概念を実施できるということは当業者に明らかであろう。場合によっては、これらの概念を曖昧にしないように、ブロック図で周知の構成要素を示す。
将来のディスプレイ内の画素の数は、現行のディスプレイ内の画素の数よりも遥かに多く、場合によっては桁違いに多いと予想される。電力消費および全体的帯域幅が非常に高い解像度および非常に大きい画素数を有するディスプレイを実装する能力を制限し得るため、このようなディスプレイは、最終的に使用される種類のバックプレーンアセンブリまたはディスプレイアセンブリにおいて、特に電力消費および全体的帯域幅において、課題を与えるであろう。適切なバックプレーンアセンブリまたはディスプレイアセンブリを決定する際に考慮すべき特徴は、異なる技術オプションおよび異なる集積オプションを含む。「バックプレーン」および「バックプレーンアセンブリ」という用語は、本明細書に使用される場合、同義で使用されてもよい。同様に、「ディスプレイ」および「ディスプレイアセンブリ」という用語は、同義で使用されてもよい。また、いくつかの実装形態において、「ディスプレイ」または「ディスプレイアセンブリ」は、「バックプレーン」または「バックプレーンアセンブリ」を含んでもよい。
技術オプションに関して、例えば、アモルファスシリコン（ａ－Ｓｉ）、金属酸化物、低温ポリシリコン（ＬＴＰＳ）、および相補型金属酸化膜半導体（ＣＭＯＳ）ウエハを含む、種々の可能な半導体技術が考慮られる。これらの半導体技術のうち、ＬＴＰＳおよびＣＭＯＳウエハは、バックプレーンの帯域幅および密度要件を達成するためのより柔軟なオプションを提供することができる。例えば、ＣＭＯＳウエハは、１ＭＨｚ～１０００ＭＨｚの範囲の帯域幅および１μｍ～３０μｍの範囲のドライバセルピッチをサポートすることができる。一方、ＬＴＰＳは、１ＭＨｚ～１５ＭＨｚの範囲の帯域幅および１０μｍ～１００００μｍの範囲のドライバセルピッチをサポートすることができる。
ＬＴＰＳバックプレーン設計は、低コストおよび最も少ない接合界面を提供する製造工程を含む。しかしながら、ＬＴＰＳは、高い精度で広い領域を提供することができるカスタムダイ配置ツールを必要とする。場合によっては、ＬＴＰＳは、配置面積および精度で充分な性能を提供できないことがある。
本開示に記載されたように、パネルレベルパッケージング（ＰＬＰ）手法を用いて、または代替的にウエハレベルパッケージング（ＷＬＰ）手法の一部としてウエハタイルを用いて、ＣＭＯＳバックプレーン設計を実現することができる。ＰＬＰ手法は、単一のパネルを用いて、バックプレーン／ディスプレイアセンブリを形成するが、ＷＬＰ手法は、ウエハタイルのアレイを用いて、バックプレーン／ディスプレイアセンブリを形成する。これらの２つの手法のいくつかの利点または長所は、既知の良好なＣＭＯＳダイのみを使用すること、および高性能バックプレーンを生成することを含む。ＰＬＰ手法のいくつかの課題は、パネルレベルパッケージングプロセスが製造に一般的に利用可能ではなく、カスタムまたは非標準プロセスを必要とすることである。カスタムプロセスは、製造コストおよび時間の増加ならびに品質の可能な低下につながる可能性がある。ＷＬＰ手法のいくつかの利点または長所は、ＬＥＤボンディングツール、レーザリフトオフツールおよびマイクロレンズ複製ツールを含む良好なツール利用可能性と、既知の良好なタイルに対するより良好な歩留まりとを含む。また、ＷＬＰ手法は、ＰＬＰ手法に進化する解決策を提供し得る。一方、ＷＬＰ手法のいくつかの課題は、タイルを精密にダイシングする必要性、タイルを極めて精密に張る必要性、５つ以上のウエハタイルをディスプレイに使用する場合（例えば、１２インチの正方形ウエハタイルを含む２２インチの対角線ディスプレイの場合）に裏面コンタクトを設ける必要性、および（いくつかの実施形態において、タイルを張るプロセスの完了後にマイクロレンズを適用することによって、マイクロレンズとタイル間の継ぎ目を低減または排除し得るが）マイクロレンズとタイル間の継ぎ目が見える可能性である。
以下で説明される図１～２Ｃは、バックプレーンまたはディスプレイ（例えば、ＬＥＤおよびマイクロレンズを追加したバックプレーン）を作製するためのＰＬＰおよびＷＬＰ手法を含む、本開示に記載された様々なバックプレーンおよびディスプレイの態様を適用できる種類のディスプレイの概観を提供する。
図１は、ソース１２０からコンテンツ／データ１２５（例えば、画像コンテンツ、ビデオコンテンツ、またはその両方）を受信するディスプレイ１１０の一例を示す図形１００を示す。ディスプレイ１１０は、１つ以上のパネル（図示せず）を含んでもよい。ディスプレイ１１０内の各パネルは、（例えば、図２Ａに示された）発光素子または光反射素子を各々含む発光パネルまたは反射パネルである。また、各パネルは、発光素子または光反射素子を駆動するためのバックプレーンまたはバックプレーンアセンブリを含んでもよい。各パネルは、単一のＣＭＯＳパネルから（例えば、ＣＭＯＳバックプレーンパネルを用いて）作製されてもよく、または複数のＣＭＯＳウエハタイルから（例えば、ＣＭＯＳバックプレーンウエハタイルを用いて）作製されてもよい。発光パネルは、使用された場合、アレイ状に配置された複数の発光素子を含むことができる。これらの発光素子は、本明細書において、「サブラクセル」（sub-raxel）（例えば、図２Ａのサブラクセルまたは発光素子２２０ａを参照）と呼ばれる。複数のサブラクセルをグリッド状またはアレイ状に配列することによって、「ラクセル」（raxel）２２１（図２Ｂを参照）を形成することができる。これらの発光素子は、１つ以上の半導体材料から作製される発光ダイオード（ＬＥＤ）であってもよい。これらのＬＥＤは、単一の基板上にモノリシックに集積されてもよい。ＬＥＤは、無機ＬＥＤであってもよい。ＬＥＤは、ｍＬＥＤまたはμＬＥＤとも呼ばれるマイクロＬＥＤであってもよい。発光素子を作製できる他のディスプレイ技術は、液晶ディスプレイ（ＬＣＤ）技術または有機ＬＥＤ（ＯＬＥＤ）技術を含む。「発光素子」、「発光体」、または単に「エミッタ」という用語は、本開示において同義で使用されてもよい。
ディスプレイ１１０は、超高解像度能力（例えば、８Ｋ以上の解像度のサポート）、高ダイナミックレンジ（コントラスト）能力、ライトフィールド能力、またはこれらの能力の組み合わせを有してもよい。ディスプレイ１１０は、ライトフィールド能力をさらに有してもよく、図２Ｂ、２Ｃに示すようにライトフィールドディスプレイとして動作してもよい。このようなライトフィールド能力を可能にするために、ディスプレイ１１０は、本明細書では「スーパーラクセル」（super-raxel）とも呼ばれる複数の画像要素を含んでもよい。各スーパーラクセル（例えば、図２Ｂおよび２Ｃのスーパーラクセル２２５）は、複数のグループのサブラクセル（例えば、図２Ｂのラクセル２２１）を含む。各ラクセル内の複数の発光素子は、同じ半導体基板上にモノリシックに集積されてもよい。スーパーラクセル内の各ラクセルは、光ステアリング光学素子に対して特定の位置（例えば、特定の（ｘ，ｙ）座標位置）から光を放射するように独立して作動されてもよい。図２Ａ～２Ｃを参照して以下で論議されるように、ライトフィールドディスプレイは、異なる場所から光を選択的に放射または反射することによって、複数のビューをサポートすることができる。
図２Ａの図形２００ａは、（画素または表示画素とも呼ばれる）複数の発光素子２２０ａを有するディスプレイ２１０ａを示す。上述したＬＥＤであり得る発光素子２２０ａは、通常、アレイ状に形成され、ディスプレイ２１０ａのより高い画素密度、したがってより高い解像度を提供するように互いに隣接する。ディスプレイ２１０ａは、図１の図形１００に示されたディスプレイ１１０の例であってもよい。
図２Ａに示す例において、発光素子２２０ａは、ディスプレイ２１０ａの領域にわたってＱ×Ｐアレイに編成または配置されてもよい。Ｑは、アレイ内の画素の行数であり、Ｐは、アレイ内の画素の列数である。このようなアレイの一部の拡大図は、ディスプレイ２１０ａの右側に示されている。図示されていないが、ディスプレイ２１０ａは、発光素子２２０ａのアレイに加えて、１つ以上の発光素子２２０ａに電力を選択的に提供するように構成された様々な電気トレースおよび接点を含むバックプレーンを含んでもよい。ディスプレイ２１０ａに結合されたバックプレーンは、本明細書に記載された特徴または構成を有してもよい。
図２Ｂの図形２００ｂは、複数の画像要素またはスーパーラクセル２２５を有するライトフィールドディスプレイ２１０ｂを示す。本開示において、「画像要素」という用語および「スーパーラクセル」という用語は、ライトフィールドディスプレイにおける同様の構造ユニットを説明するために同義で使用されてもよい。ライトフィールドディスプレイ２１０ｂは、ライトフィールド能力を有する図形１００のディスプレイ１１０の例であってもよい。ライトフィールドディスプレイ２１０ｂを異なる種類の用途に使用してもよく、用途に応じてそのサイズを変更してもよい。例示として、ライトフィールドディスプレイ２１０ｂは、腕時計、ニアアイ（near-eye）アプリケーション、電話、タブレット、ラップトップ、モニタ、テレビ、および掲示板のディスプレイとして使用されるときに、異なるサイズを有してもよい。したがって、用途に応じて、ライトフィールドディスプレイ２１０ｂの画像要素２２５は、異なるサイズのアレイ、グリッド、または他の種類の順序付け配列に編成されてもよい。ライトフィールドディスプレイ２１０ｂの画像要素２２５は、１つ以上のディスプレイパネルにわたって分散されてもよい。
図２Ｂに示す例において、画像要素２２５は、Ｎ×Ｍアレイに編成または配置され、Ｎはアレイ内の画像要素の行数であり、Ｍは、アレイ内の画像要素の列数である。このようなアレイの一部の拡大図は、ライトフィールドディスプレイ２１０ｂの右側に示されている。画像要素またはスーパーラクセル２２５が、同じ半導体基板上で、赤色（Ｒ）光、緑色（Ｇ）光、および青色（Ｂ）光を生成する異なるＬＥＤを発光素子２２０ｂとして含む場合、ライトフィールドディスプレイ２１０ｂは、ＲＧＢ ＬＥＤスーパーラクセルから作製されると言うことができる。これらの異なる色のＬＥＤは、同じ基板上でモノリシックに集積されてもよく、約１μｍ～約１００μｍのサイズ範囲に変動してもよい。
ライトフィールドディスプレイ２１０ｂの画像要素２２５の各々は、対応する光ステアリング光学素子（例えば、図２Ｃの図形２００ｃに示された一体型イメージングレンズ２１５）を含んでもよい。画像要素２２５は、ディスプレイ解像度を定義する最小画像要素サイズを表す。この場合、画像要素２２５のラクセル２２１（例えば、発光素子２２０ｂのアレイまたはグリッド）は、その画像要素に対応する光ステアリング光学素子２１５より小さくてもよい。しかしながら、実際には、画像要素２２５のラクセルのサイズは、対応する光ステアリング光学素子２１５のサイズ（例えば、マイクロレンズまたは小型レンズの直径）と同様であってもよく、対応する光ステアリング光学素子２１５のサイズは、画像要素２２５間のピッチ２３０ｂと同様または同じであってもよい。いくつかの実施形態において、スーパーラクセルは、画像要素よりも小さくてもよく、または画像要素とほぼ同じサイズであってもよい。より大きいスーパーラクセル（例えば、画像要素とほぼ同じサイズを有するスーパーラクセル）は、光角度分解能を増加することができる。
上述したように、発光素子２２０ｂのアレイは、図形２００ｂの右側に示された画像要素２２５の拡大図に示されている「ラクセル」２２１に配列されてもよい。画像要素２２５は、発光素子２２０ｂのＸ×Ｙアレイであってもよい。Ｘは、アレイ内の発光素子２２０ｂの行数であり、Ｙは、アレイ内の発光素子２２０ｂの列数である。一例として、画像要素２２５は、８１個の発光素子またはサブラクセル２２０ｂを含む９×９アレイである。
図２Ｃの図形２００ｃは、ライトフィールドディスプレイ２１０ｃの別の例と、上述しように対応する光ステアリング光学素子２１５を有する画像要素２２５のアレイの一部の拡大図とを示す。ピッチ２３０ｃは、隣接する画像要素２２５の中心間の間隔または距離を表し、光ステアリング光学素子２１５のサイズ（例えば、マイクロレンズまたは小型レンズのサイズ）とほぼ同じであってもよい。これによって、ライトフィールドディスプレイ２１０ｃを形成するように光ステアリング光学素子をアレイに配列するときに、光ステアリング光学素子の間に間隙を有しないまたは最小限の間隙しか有しない。図２Ｃにおいて画像要素２２５が互いに分離していると示されているが、これは、例示の目的にすぎず、画像要素２２５の間に間隙を有しないように画像要素２２５を互いに隣接して作ってもよい。
図３Ａは、本開示の態様に従って、複数のタイル３１０ａ、３１０ｂ、３１０ｃ、３１０ｄで形成されたバックプレーン３２０ａの一例を有する図形３００ａを示す。バックプレーン３２０ａは、図１～２Ｃに関連して上述したディスプレイのいずれかと共に使用することができる。バックプレーンアセンブリとも呼ばれ得るバックプレーン３２０ａは、アレイを形成するように配置された４つのタイル（例えば、タイル３１０ａ、３１０ｂ、３１０ｃ、および３１０ｄ）で作製されてもよい。図３Ａの例は、４つのタイルを有するが、バックプレーンは、本開示の範囲から逸脱することなく、より多いまたはより少ないタイルで作製されてもよい。電気コネクタ３３０を用いて、タイル３１０ａ～３１０ｄのうちの１つ以上との間で信号を送受信することができる。バックプレーン３２０ａ上のタイル３１０ａ～３１０ｄのうちの１つ以上が発光素子および／または光学素子または要素（例えば、サブラクセル、ラクセル、および／またはスーパーラクセル）を含む場合、バックプレーン３２０ａは、例えば、ディスプレイまたはディスプレイアセンブリと呼ばれてもよい。
図４を参照して以下でより詳細に説明するように、タイルまたはウエハタイル３１０ａ～３１０ｄの各々は、複数のＣＭＯＳバックプレーンダイ（各ダイは、良品でかつ作動するダイ）を含む再構築ウエハからダイシングまたは切断されてもよい。すなわち、各タイルは、タイル内に共に保持された複数の別々の電気的に相互接続されたＣＭＯＳバックプレーンダイ（図示せず）を含む。図形３００ａに示すように、バックプレーン３２０ａの外周に位置するタイル３１０の縁部は、各タイル３１０ａ～３１０ｄ内のＣＭＯＳバックプレーンダイとの相互作用および／または通信を可能にする電気コネクタ３３０を提供する。タイルの縁部の周りに配置された電気コネクタ３３０の代わりにまたはそれに加えて、シリコン貫通ビア（ＴＳＶ）電気接続を用いて、バックプレーン３２０ａの基板と１つ以上のタイル３１０ａ～３１０ｄとの間の電気接続を提供することができる。タイル内の各ＣＭＯＳバックプレーンダイは、電気的に結合された発光素子または光反射素子の各サブセットを制御するための電気信号を提供するように構成されたＣＭＯＳ集積回路である。
図３Ｂは、本開示の態様に従って、単一のパネル３４０で形成されたバックプレーン３２０ｂの一例の図形３００ｂを示す。バックプレーン３２０ｂは、図１～２Ｃに関連して上述したディスプレイのいずれかと共に使用することができる。バックプレーン３２０ｂは、バックプレーンアセンブリと呼ばれてもよい。電気コネクタ３３０を用いて、パネル３４０との間で信号を送受信することができる。バックプレーン３２０ｂを発光素子および／または光学素子もしくは要素に結合する場合、このアセンブリは、ディスプレイまたはディスプレイアセンブリと呼ばれてもよい。電気コネクタ３３０とディスプレイアセンブリ内の発光素子との間の電気接続の例は、以下で図５Ａ～５Ｋを参照してさらに詳細に説明される。
以下でより詳細に説明されるように、パネル３４０は、パネル内に共に保持された複数の別々の電気的に相互接続されたＣＭＯＳバックプレーンダイ（図示せず）を含む。パネル３４０は、再構築ウエハを形成するために使用された方法と同じ方法を用いて、より大きな規模で形成されてもよい。図形３００ｂに示すように、パネル３４０の外周に位置する縁部は、パネル内の１つ以上のＣＭＯＳバックプレーンダイと相互作用または通信するための電気コネクタ３３０を提供する。パネル内の各ＣＭＯＳバックプレーンダイは、ディスプレイの１つ以上のサブセットの発光素子（例えば、図２Ｂの１つ以上のサブラクセル２２０ｂ）または光反射素子を各々制御するための信号を提供するように構成されたＣＭＯＳ集積回路である。
図４は、本開示の態様に従って、タイル４３０がダイシングまたは切断される再構築ウエハ４２０の一例を示す図形４００を示す。タイル４３０は、図３Ａのタイル３１０を表してもよい。一般的に特定のサイズおよび形状を有するウエハを必要とする従来の半導体製造および処理装置を使用するために、タイルまたはウエハタイル（例えば、図３Ａのタイル３１０ａ～３１０ｄ）を形成または製作する１つの方法は、ウエハ４２０上に複数のＣＭＯＳバックプレーンダイ４１０をアレイに配置し、それから、従来の製造ステップを用いてウエハ４２０を処理した後に、再構築ウエハ４２０から（破線で示す）正方形または長方形のタイル４３０を切断またはダイシングすることによって、標準サイズおよび形状のウエハを再構築する。これによって、標準サイズ／形状のウエハを処理するように構成された種々の従来の半導体製造工程を通して、再構築ウエハ４２０（したがって、タイル４３０）を処理することが可能になる。その理由は、ウエハ４２０がなければ、正方形または長方形のタイル４３０は、のサイズおよび形状において非標準的であり、従来の半導体処理ツールおよび機器に適していないからである。
図５Ａ～５Ｉは、本開示の態様に従って、ウエハレベルパッケージング（ＷＬＰ）手法を用いて、バックプレーンアセンブリ（例えば、図３Ａおよび３Ｂに示された１つ以上のバックプレーン３２０ａおよび３２０ｂ）およびディスプレイアセンブリ（例えば、図１、２Ａ、２Ｂおよび２Ｃに各々示されたディスプレイ１１０、２１０ａ、２１０ｂおよび２１０ｃ）を形成するための例示的なステップを示す図形５００ａ～５００ｉを示す。
図５Ａの図形５００ａは、再構築ウエハ（例えば、図４の再構築ウエハ４２０）からダイシングされたタイル５３５ａの少なくとも一部の断面図を示す。タイル５３５ａは、基板５３０と、接着層５４０とを含み、接着層５４０には、複数のＣＭＯＳバックプレーンダイ５１０（例えば、図４のＣＭＯＳバックプレーンダイ４１０）が取り付けられている。接着層５４０は、ＣＭＯＳバックプレーンダイ５１０を基板５３０に永久に結合することができる。このことは、ダイの移動を軽減することができる。この例において、各ＣＭＯＳバックプレーンダイ５１０は、ピラー５２０（例えば、ダイまたはチップの電気接続）が基板５３０から離れて面するように上向きに配置され、追加のディスプレイ要素（図示せず）と電気的に結合するように構成される。ピラー５２０の下方に位置するダイのベース５１５ａ（例えば、バックプレーン電子機器および回路を含むＣＭＯＳバックプレーンダイ５１０の一部）は、接着層５４０および基板５３０に隣接する。ピラー５２０は、銅（Ｃｕ）ピラーであってもよい。すなわち、Ｃｕを用いて、ダイの電気接続を形成することができる。しかしながら、他の伝導性金属または材料を使用してもよい。ＣＭＯＳバックプレーンダイ５１０は、例示の目的で離れて示されている（例えば、隣接するＣＭＯＳバックプレーンダイの間にギャップを有する）が、密にパッケージすることが意図されている場合、隣接するダイに密に配置されてもよい。一例として、現在では、既存の半導体アセンブリおよびテスト（ＯＳＡＴ）ツールを用いてＣＭＯＳバックプレーンダイ５１０間のギャップを３００μｍにすることが可能であるが、１００μｍのギャップが望ましい。
図５Ｂの図形５００ｂは、タイル５３５ｂ上のＣＭＯＳバックプレーンダイ５１０の上方および周囲にオーバーモールド５５０（または同様の封止材料）を堆積することによって、ＣＭＯＳバックプレーンダイ５１０を共に保持することを示す。この例において、オーバーモールド５５０は、ＣＭＯＳバックプレーンダイ５１０の上部を覆う量（例えば、過剰量）を有する。オーバーモールド５５０は、用途に適したカスタム材料であってもよい。一例は、シリカ充填エポキシ成形材料（ＥＭＣ）である。この材料は、硬化時に剛性であるが、ダイの移動を引き起こす可能性がある。別の例は、ポリイミドである。この材料は、柔軟であるが、現在の方法またはプロセスでは供給することができない。場合によっては、インクジェット技術を用いてポリイミドを供給すことができる。
図５Ｃの図形５００ｃは、オーバーモールド５５０の一部を研削、エッチング、または別の方法で除去することによって、ＣＭＯＳバックプレーンダイ５１０の上部（例えば、ピラー５２０の上部）を露出させる（例えば、過剰量のオーバーモールドを除去する）ことを示すタイル５３５ｃを示す。ポリイミドを用いてオーバーモールド５５０を形成する場合、ポリイミドが常に良好に研削されるとは限らないため、スキージによる堆積または研削を行わない直接パターニングなどの異なる手法を用いて、ポリイミドを供給することが重要である。
図５Ｄの図形５００ｄは、ＣＭＯＳバックプレーンダイ５１０間の相互接続を形成するために、（図５Ｃに示された）ＣＭＯＳバックプレーンダイ５１０のピラー５２０の露出部分の上面に電気再分配層（ＲＤＬ）５５５、例えば銅（Ｃｕ）ＲＤＬを堆積したタイル５３５ｄを示す。具体的には、ＲＤＬ５５５は、ＣＭＯＳバックプレーンダイ５１０を相互接続するために、異なるＣＭＯＳバックプレーンダイ５１０のピラー５２０の間に電気接続を提供する。標準的なプロセスを用いて、ＲＤＬ５５５を堆積することができる。一例として、ＲＤＬに必要とされる配線密度が適応リソグラフィ技法にとって困難であり得るが、ダイの移動を考慮するために、適応リソグラフィが用いられ得る。
図５Ｅの図形５００ｅは、基板５３０および接着層５４０を除去した再構築ウエハからダイシングされたタイル５３５ｅの部分断面図を示す。代替的には、タイル５３５ｅは、基板５３０および／または接着層５４０を使用せずに形成されてもよい。したがって、ＣＭＯＳバックプレーンダイ５１０は、オーバーモールド５５０によって共に保持される。図形５００ｅに示すように、ＲＤＬ５５５は、タイル５３５ｅの上部（すなわち、１つ以上のＣＭＯＳバックプレーンダイ５１０の露出したピラー５２０の上部）およびＣＭＯＳバックプレーンダイ５１０の底部に配置され、タイル５３５ｅの底部を形成する。
追加の構成要素（例えば、ＬＥＤアレイおよび／またはマイクロレンズアレイ）を有しない、図形５００ｅに示されたタイル５３５ｅ、またはタイル５３５ｅがダイシングされた再構築ウエハは、バックプレーンまたはバックプレーンアセンブリとして見なされてもよい。しかしながら、（以下でより詳細に説明するように）追加の構成要素または素子（例えば、ＬＥＤアレイおよび／またはマイクロレンズアレイ）を再構築ウエハ上のバックプレーンまたはバックプレーンアセンブリに追加することができる。この構造は、図４に関連して上記で説明した方法でダイシングまたは切断され得るディスプレイアセンブリとして見なされてもよい。
図５Ｆの図形５００ｆは、ＬＥＤアレイ５６０をＣＭＯＳバックプレーンダイ５１０にフリップチップボンディングしたことを示す。ＬＥＤアレイ５６０の各々は、例えば、図２Ａ～２Ｃに関連して上述した複数の発光素子を含む別個の半導体チップまたはダイである。ＬＥＤアレイ５６０は、ＲＤＬ５５５上に配置されたＲＤＬ５５５の部分または他の電気接続５７０と電気的に接続する電気接点または接続５６５を含むことができる。図形５００ｆがＬＥＤアレイ５６０とＣＭＯＳバックプレーンダイ５１０との間の１対１の対応を示しているが、これは、単なる例示であり、限定ではない。単一のＬＥＤアレイ５６０を複数のＣＭＯＳバックプレーンダイ５１０に電気的に結合してもよく、または複数のＬＥＤアレイ５６０を単一のＣＭＯＳバックプレーンダイ５１０に電気的に結合してもよい。ＣＭＯＳバックプレーンダイ５１０の電子装置および回路を選択して、対応するＬＥＤアレイ５６０のうちの１つ以上の内の１つ以上の発光素子の動作を制御することができる。ＲＤＬを用いてディスプレイアセンブリ内のＬＥＤ、ＣＭＯＳバックプレーンダイおよび／または他の構成要素を接続するための追加の電気接続スキームは、図５Ｊおよび５Ｋを参照して以下で説明される。
別の実装形態において、デジタルマイクロミラーデバイス（ＤＭＤ）反射器などの光反射素子のアレイは、ＬＥＤアレイ５６０と組み合わせて使用されてもよく、またはその代わりに使用されてもよい。この場合、ＣＭＯＳバックプレーンダイ５１０の電子装置および回路を選択して、１つ以上の光反射素子の動作を制御することができる。図５Ｉは、複数のＤＭＤ反射器アレイ５９０を有するディスプレイアセンブリを示している。図５Ｆに示されたアセンブリと同様に、１つ以上の電気接点または接続５６５、５７０は、ＲＤＬ５５５をＤＭＤアレイ５９０に電気的に結合することができる。１つ以上のＤＭＤアレイ５９０は、ＣＭＯＳバックプレーンダイ５１０の各々に電気的に結合されてもよい。代替的に、１つ以上のＣＭＯＳバックプレーンダイ５１０は、ＤＭＤアレイ５９０の各々に電気的に結合されてもよい。
さらに、図形５００ｆおよび５００ｉに関連して、フリップチップボンディングの精度および再構築ウエハを基板５３０から除去するためにおよび／またはフリップチップボンディングされるＬＥＤアレイ５６０もしくはＤＭＤアレイ５９０を分離するために使用されるレーザリフトオフ（ＬＬＯ）ツール、例えば、利用可能なウエハスケールＬＬＯツールに与えるいくつかの考慮事項を説明する。さらなる考慮事項は、ＬＥＤアレイ（またはＤＭＤ反射アレイ５９０）とＣＭＯＳバックプレーンダイとの間の熱膨張係数（ＣＴＥ）の不整合を補償するためのアンダーフィルの使用、フリップチップ接続間のギャップが小さいときにアンダーフィルを供給する際の困難度、および事前適用フィルムの代わりにアンダーフィルを使用するか否かを含む。アンダーフィルを使用しない場合、マイクロレンズに関連してボイドが発生し得るか否か、およびこのような発生を回避する方法を考慮すべきである。
図５Ｇの図形５００ｇは、ＣＭＯＳバックプレーンダイ５１０上面のＲＤＬ５５５の上面にフリップチップ接合されたＬＥＤアレイ５６０の上面に配置され、ＬＥＤアレイ５６０に取り付けられたマイクロレンズアレイ５７５を示す。マイクロレンズアレイ５７５は、様々な光学素子、例えば、図２Ｃに関連して上述した光ステアリング光学素子（例えば、レンズまたはマイクロレンズ）２１５を含むことができる。図形５００ｇが単一のマイクロレンズアレイ５７５を示しているが、これは、単なる例示であり、限定ではない。複数のマイクロレンズアレイ５７５を使用することも可能である。さらに、以下により詳細に示すように、ＣＭＯＳバックプレーンダイ５１０とＬＥＤアレイ５６０とマイクロレンズアレイ５７５とは、１対１で対応する必要がない。
図５Ｈの図形５５０ｈは、図３Ａおよび４に関連して上述したタイルのダイシングおよびタイルのボンディングを示す。この例において、図５Ｇに示された再構築ウエハの少なくとも一部を高精度ダイシングで切断することによって、切断タイル５３５ｈを形成する。この例において、切断タイルは、断面図では、ＣＭＯＳバックプレーンダイ５１０と、電気接続５６５、５７０およびＲＤＬ５５５を通してＣＭＯＳバックプレーンダイ５１０に接続されたフリップチップ接合ＬＥＤアレイ５６０と、ＬＥＤアレイ５６０上面に配置された１つ以上のマイクロレンズアレイ５７５とを含む。切断タイル５３５ｈは、（例えば、接着層（図示せず）を使用する永久結合によって）他のタイル（例えば、図３Ａを参照）と共に、剛性基板５８０に接合されてもよい。タイルのボンディングは、広い領域にわたって高度な整列精度を必要とする。図３Ａに関して上記で説明したように、複数のタイルをバックプレーン上で組み立てることによって、ディスプレイアセンブリを形成することができる。
図５Ｊおよび５Ｋに各々示された図形５００ｊおよび５００ｋは、タイル５３５ｊ、５３５ｋの部分断面図である。タイル５３５ｊ、５３５ｋは、ＬＥＤアレイ５６０の間の例示的な電気接続、ＣＭＯＳバックプレーンダイ５１０、必要に応じて、接着層５４０および基板５３０を含む。まず、図５Ｊを参照して、タイル５３５ｊは、その間に配置されたＲＤＬ５５５を用いて、複数のＣＭＯＳバックプレーンダイ５１０に電気的に結合された複数のＬＥＤアレイ５６０を含む。ＲＤＬ５５５は、ＲＤＬの一部（すなわち、コネクタ５５４）が異なるＣＭＯＳバックプレーンダイ間に延在できるようにパターン化される。例えば、ＲＤＬ５５５のコネクタ５５４（１）は、第１のＣＭＯＳバックプレーンダイ５１０（１）を第２のＣＭＯＳバックプレーンダイ５１０（２）に電気的に結合する。同様に、ＲＤＬ５５５のコネクタ５５４（２）は、第２のＣＭＯＳバックプレーンダイ５１０（２）を第３のＣＭＯＳバックプレーンダイ５１０（３）に電気的に結合する。同様に、ＲＤＬ内の追加のコネクタを用いて、追加のＣＭＯＳバックプレーンダイを相互接続することができる。したがって、接続が異なるバックプレーンダイを横断してブリッジするようにＲＤＬをパターン化することによって、タイルの中心に位置するバックプレーンダイ５１０（２）、５１０（３）、５１０（４）、および関連するＬＥＤアレイに（例えば、タイルの電気コネクタ３３０から）電気的にアドレスされ得る。
図５Ｊおよび５Ｋを共に参照して、ＣＭＯＳバックプレーンダイ５１０は、ベース部５１５ｊ、５１５ｋを各々有するように示されている。ベース部５１５ｊ、５１５ｋは、シリコン材料であってもよい。図形５００ｊ、５００ｋに示された実施形態において、ベース部５１５ｊ、５１５ｋは、ＣＭＯＳバックプレーンダイ５１０への電気接続を提供し、および／または特定の実施形態において、ベース部５１５ｊ、５１５ｋの底部側から１つ以上の導電性ピラー（例えば、図５Ａのピラー５２０）まで延在することができる１つ以上のシリコン貫通ビア（ＴＳＶ）５５２を含むことができる。ＴＳＶ５５２は、電気伝導性材料から形成され、（例えば、異なる電気コネクタから、電源から、または制御モジュールから）電流または信号を受信し、電流または信号を、直接にまたは中間コネクタを通して間接的に、１つ以上のＬＥＤアレイ５６０に送達するように構成されている。
図５Ｋの図形５００ｋは、基板５３０（例えば、上面と底面との間）を通って延在する追加のＴＳＶ５３４を示す。タイル３５３Ｋは、本開示の範囲から逸脱することなく、基板５３０により多いまたはより少ないＴＳＶ５３４を有してもよい。いくつかの実施形態において、ＴＳＶ５３４の底面（すなわち、ＣＭＯＳバックプレーンダイ５１０から最も遠い面）は、ディスプレイアセンブリの電源または別の電線導管に電気的に結合されてもよい。ＴＳＶ５３４の上面（すなわち、ＣＭＯＳバックプレーンダイ５１０に最も近い面）は、ＣＭＯＳバックプレーンダイ５１０のベース部５１５ｋ内の１つ以上のＴＳＶ５５８に直接に結合されてもよい。代替的にまたは追加的に、ＴＳＶ５３４の上面は、ＣＭＯＳバックプレーンダイ５１０の１つ以上のＴＳＶ５５８に電流を送達する前にこの電流を分配するように、ＲＤＬまたは他のプリント回路に結合されてもよい。プリント回路が基板５３０の上面に配置されている実施形態において、接着層５４０は、輪郭に沿って形成されまたはプリント回路が接着層によって覆われないように選択的に適用されてもよい。いくつかの実施形態において、プリント回路は、導電性および接着性の両方を有する材料、例えば、電気接続を生成するように選択的に適用される導電性エポキシまたは異方性導電膜（ＡＣＦ）から形成されてもよい。
図６Ａおよび図６Ｂは、本開示の態様に従って、パネルレベルパッケージング（ＰＬＰ）を用いて、アセンブリを形成する例を示す図形６００ａおよび６００ｂを各々示す。再構築ウエハを形成してから、１つ以上のタイルにダイシングまたは切断する図５Ａ～５Ｋの例とは異なり、図形６００ａおよび６００ｂは、接着層５４０を用いてＣＭＯＳバックプレーンダイ５１０を保持し、ＲＤＬ５５５を堆積し、電気接点または接続５６５および５７０を用いてＬＥＤアレイ５６０をフリップチップボンディングし、その後１つ以上のマイクロレンズアレイ５７５を上面に配置する（例えば、図６Ｂ）ことによって、（除去されていない）基板５３０の上面に単一パネルを形成することを示す。ＰＬＰを用いて単一パネルを作製するための材料および／またはプロセスは、ＷＬＰを用いて（タイルがダイシングされる）再構築ウエハを作製するために使用されるものと同じまたは同様であってもよい。しかしながら、ＰＬＰアセンブリは、ＷＬＰを用いて形成されたタイルのサイズよりも大きくてもよく、正方形または長方形の形状を有してもよい。したがって、ＰＬＰを用いて、バックプレーン電子装置だけでなく、光素子および／または光学素子を含む単一パネルバックプレーンアセンブリまたは単一パネルディスプレイアセンブリを作製することができる。ＰＬＰを用いて形成されたアセンブリは、アセンブリの周囲の電気コネクタ（図示せず）を含んでもよい。
図７Ａ～７Ｅは、本開示の態様に従って、ＷＬＰおよびＰＬＰ用のＣＭＯＳバックプレーンダイ、ＬＥＤアレイ、およびマイクロレンズアレイの異なる構成の例を示す。上述したように、ＣＭＯＳバックプレーンダイと、ＬＥＤアレイと、マイクロレンズアレイとの間に異なる対応関係が存在してもよい。
図７Ａの図形７００ａは、アレイに配置された複数のＣＭＯＳバックプレーンダイ７１０を含むタイル（例えば、再構築ウエハからダイシングまたは切断されたタイル）またはパネル７３０の構成または実装を示す上面図である。各ＣＭＯＳバックプレーンダイ７１０は、その上面に配置された対応するＬＥＤアレイ７６０（破線で示す）を有する。さらに、単一のマイクロレンズアレイ７７５は、パネル７３０上のＣＭＯＳバックプレーンダイ７１０およびＬＥＤアレイ７６０のセット全体を覆う。図３Ａに示された２×２アレイのタイルにおいて、各タイルの２つの側面をバックプレーンの縁部に位置する電気コネクタに接続することができるが、アレイの周囲に沿って１つ以上の縁部を有する図７Ａのダイ７１０以外の他のダイをパネル７３０の縁部に位置する電気コネクタ（図示せず）に直接に接続することができない。したがって、アレイの周囲に沿って縁部を有しない図７Ａのダイに電気的にアドレスするために、各ＣＭＯＳバックプレーンダイ７１０を隣接するＣＭＯＳバックプレーンダイに電気的に接続する。したがって、パネル７３０の全てのＣＭＯＳバックプレーンダイ７１０は、パネル７３０の縁部に位置する電気コネクタ（図示せず）から電気的にアドレスされ得る。代替的にまたは追加的に、１つ以上のＣＭＯＳバックプレーンダイへの電気接続は、例えば、電気接続を形成するためのビア（図示せず）または他の機構を用いて、パネル７３０を通して提供されてもよい。電気接続は、ワイヤボンディングなどの従来の方法を用いて提供されてもよい。
図７Ｂの図形７００ｂは、アレイ（例えば、８×８アレイ）に配置された複数のＣＭＯＳバックプレーンダイ７１０と、ＣＭＯＳバックプレーンダイ７１０の上面に配置された単一のＬＥＤアレイ７６０とを含むタイルまたはパネル７３０の例示的な構成を示す。また、単一のマイクロレンズアレイ７７５は、ＣＭＯＳバックプレーンダイ７１０およびＬＥＤアレイ７６０のセット全体を覆う。
図７Ｃの図形７００ｃは、アレイ（例えば、８×８アレイ）に配列された複数のＣＭＯＳバックプレーンダイ７１０と、ＣＭＯＳバックプレーンダイ７１０の上面に設けられ、異なるアレイ（例えば、２×２アレイ）に配列された複数のＬＥＤアレイ７６０とを含むタイルまたはパネル７３０の別の例示的構成を示す。この例において、各ＬＥＤアレイ７６０は、ＣＭＯＳバックプレーンダイ７１０のサブセット（例えば、ＣＭＯＳバックプレーンダイ７１０の４×４アレイ）を覆う。各ＬＥＤアレイ７６０は、同じ数のＣＭＯＳバックプレーンダイ７１０を覆ってもよいが、そのような必要がない。また、単一のマイクロレンズアレイ７７５は、ＣＭＯＳバックプレーンダイ７１０およびＬＥＤアレイ７６０のセット全体を覆う。
図７Ｄの図形７００ｄは、アレイ（例えば、８×８アレイ）に配置された複数のＣＭＯＳバックプレーンダイ７１０と、異ＣＭＯＳバックプレーンダイ７１０の上面に設けられ、異なるアレイ（例えば、２×２アレイ）に配列された複数のＬＥＤアレイ７６０とを含むタイルまたはパネル７３０のさらに別の可能な構成または実装を示す。この例において、各ＬＥＤアレイ７６０は、ＣＭＯＳバックプレーンダイ７１０のサブセット（例えば、ＣＭＯＳバックプレーンダイ７１０の４×４アレイ）を覆う。各ＬＥＤアレイ７６０は、同じ数のＣＭＯＳバックプレーンダイ７１０を覆ってもよいが、そのような必要がない。また、マイクロレンズアレイ７７５は、複数であってもよい。この例において、各ＬＥＤアレイ７６０（例えば、マイクロレンズアレイ７７５の２×２アレイ）に対してマイクロレンズアレイ７７５が設けられるが、そのような必要がない。
図７Ｅの図形７００ｅは、アレイ（例えば、８×８アレイ）に配列された複数のＣＭＯＳバックプレーンダイ７１０と、ＣＭＯＳバックプレーンダイ７１０の上面に配置された単一のＬＥＤアレイ７６０とを含むタイルまたはパネル７３０の別の構成または実装を示す。また、複数のマイクロレンズアレイ７７５は、ＣＭＯＳバックプレーンダイ７１０およびＬＥＤアレイ７６０のセット全体を覆う。この例において、マイクロレンズアレイ７７５は、ＣＭＯＳバックプレーンダイ７１０とは異なるアレイ（例えば、２×２アレイ）に配置され、各マイクロレンズアレイ７７５は、ＣＭＯＳバックプレーンダイ７１０のサブセット（例えば、ＣＭＯＳバックプレーンダイ７１０の４×４アレイ）を覆う。
図８Ａおよび８Ｂは、本開示の態様に従って、ディスプレイによって提供された光を制御するためのバックプレーンを製造または製作する異なる方法を示す流れ図である。
図８Ａの方法８００ａは、ディスプレイによって提供された光を制御するためのバックプレーンを製造する方法に対応する。
方法８００ａは、８１０において、複数の別個のＣＭＯＳバックプレーンダイを提供することを含む。
必要に応じて、方法８００ａは、８１５において、プロービングテストを用いてＣＭＯＳバックプレーンダイをテストし、テストに合格しないＣＭＯＳバックプレーンダイを除去することを含む。
方法８００ａは、８２０において、ＣＭＯＳバックプレーンダイを共に保持することによって再構築ウエハを形成することを含む。複数のＣＭＯＳバックプレーンダイは、剛性基板上に配置された接着層を用いて、互いに対して固定位置に保持されてもよい。製造コストを低減するために、後続の処理ステップ中に、特製の処理機器ではなく、標準的な処理機器を用いて、ＣＭＯＳバックプレーンダイおよび基板アセンブリを処理してもよい。さらなる処理ステップは、オーバーモールド層を堆積させることと、オーバーモールド層の一部を除去することによって導電性ピラーを露出させることと、電気再分配層（ＲＤＬ）を堆積させることと、ＲＤＬの上面にＬＥＤまたはＤＭＤパネルを配置することとを含んでもよい。
方法８００ａは、８３０において、ウエハ（本明細書では「再構築ウエハ」とも呼ばれる）からタイルをダイシングすることを含み、タイル内のＣＭＯＳバックプレーンダイは、互いに電気的に接続される。
方法８００ａは、８４０において、タイルを、他の再構築ウエハからダイシングされた他のタイルと共にタイルのアレイに配置することを含み、タイルのアレイの外周に位置するタイルの縁部は、タイル内のＣＭＯＳバックプレーンダイと相互作用するための電気接続を提供する。
方法８００ａの一態様において、各ＣＭＯＳバックプレーンダイは、ディスプレイアセンブリ内の１つ以上のサブセットの発光素子または光反射素子を各々制御するための信号を提供するように構成されたＣＭＯＳ集積回路である。
方法８００ａの一態様において、各ＣＭＯＳバックプレーンダイは、各タイルに含まれる前に、ウエハレベルプロービングテストに合格している。
方法８００ａの一態様において、再構築ウエハは、基板上に形成され、方法８００ａは、再構築ウエハを基板から分離するウエハスケールレーザリフトオフ（ＬＬＯ）プロセスを実行することによって、再構築ウエハを基板から除去することをさらに含む。
方法８００ａの一態様において、再構築ウエハは、基板を用いて形成され、基板は、タイルを再構築ウエハに固定し、ダイシングを完了した後、再構築ウエハの一部分として残る。
方法８００ａの一態様において、再構築ウエハは、基板上に形成され、ＣＭＯＳバックプレーンダイは、基板に永久に取り付けられることによって、再構築ウエハの適所に保持される。
方法８００ａの一態様において、各タイル内のＣＭＯＳバックプレーンダイは、オーバーモールドを用いて共に保持され、ＣＭＯＳバックプレーンダイは、上向きに配置され、再構築ウエハを形成することは、オーバーモールドの上面の一部を除去して、ＣＭＯＳバックプレーンダイの電気ピラーをＣＭＯＳバックプレーンダイと電気再分配層との間の電気相互接続に露出させることをさらに含む。また、オーバーモールドの上面の一部を除去することは、研削、エッチング、または別の方法でオーバーモールドの上面の一部を除去することを含む。
方法８００ａの一態様において、各タイル内のＣＭＯＳバックプレーンダイは、オーバーモールドを用いて保持され、方法８００ａは、少なくともＣＭＯＳバックプレーンダイの間におよび周囲にオーバーモールドを配置することと、オーバーモールドを硬化させて再構築ウエハの一部を形成することとをさらに含み、オーバーモールドは、シリカ、アルミナ、グラファイト、セラミック、ポリマー、または電子成形材料を含む材料で作製される。ポリマーは、ポリイミドまたはエポキシを含んでもよい。
方法８００ａの一態様において、再構築ウエハからダイシングされるタイルのサイズは、４インチから１８インチまでの範囲にある。いくつかの実施形態において、ダイシングされたタイルは、約１１インチであってもよい。本開示の範囲から逸脱することなく、他のタイルサイズも可能である。
方法８００ａの一態様において、再構築ウエハからダイシングされたタイルは、矩形のタイルまたは正方形のタイルである。
方法８００ａの一態様において、再構築ウエハは、ウエハレベル処理のための標準サイズを有し、標準サイズは、１５０ｍｍのウエハサイズ、２００ｍｍのウエハサイズ、３００ｍｍのウエハサイズ、または４５０ｍｍのウエハサイズのうち、１つである。
方法８００ａの一態様において、タイルのアレイは、剛性基板上に配置される。
方法８００ａの一態様において、タイルのアレイは、可撓性基板上に配置される。
図８Ｂの方法８００ｂは、ディスプレイによって提供される光を制御するためのバックプレーンを製造する別の方法に対応する。
方法８００ｂは、８５０において、複数の別個のＣＭＯＳバックプレーンダイを提供することを含む。
方法８００ｂは、８６０において、ＣＭＯＳバックプレーンダイを共に保持することによってパネルを形成することを含み、パネル内のＣＭＯＳバックプレーンダイは、電気的に相互接続され、パネルの外周に位置する縁部は、ＣＭＯＳバックプレーンダイと相互作用するための電気コネクタを提供する。
方法８００ｂの一態様において、パネルを形成することは、ＣＭＯＳバックプレーンダイを基板上に接合することによって、ＣＭＯＳバックプレーンダイを共に保持することを含む。
方法８００ｂの一態様において、パネルを形成することは、オーバーモールドを用いてＣＭＯＳバックプレーンダイを保持することを含む。
方法８００ｂの一態様において、パネルを形成することは、ＣＭＯＳバックプレーンダイを基板上に取り付けることと、オーバーモールドを用いてＣＭＯＳバックプレーンダイを保持することとを含む。方法８００ｂは、基板からパネルを分離するレーザリフトオフ（ＬＬＯ）プロセスを実行することによって、基板からＣＭＯＳバックプレーンダイを有するパネルを除去することをさらに含んでもよい。さらに、基板からパネルを除去することは、パネルと基板との間に熱、レーザ、またはＵＶ剥離可能層を使用することを含んでもよい。
方法８００ｂの一態様において、各ＣＭＯＳバックプレーンダイは、ディスプレイの各サブセットの発光素子または光反射素子を制御するための信号を提供するように構成されたＣＭＯＳ集積回路である。
方法８００ｂの一態様において、各ＣＭＯＳバックプレーンダイは、パネルに含まれる前にウエハレベルプロービングテストに合格している。
方法８００ｂの一態様において、ＣＭＯＳバックプレーンダイは、上向きに配置され、パネルを形成することは、オーバーモールドを用いてＣＭＯＳバックプレーンダイを共に保持することと、オーバーモールドの上面の一部を除去することによってＣＭＯＳバックプレーンダイの電気ピラーを露出させることとを含む。また、オーバーモールドの上面の一部を除去することは、オーバーモールドの上面の一部を研削することを含む。さらに、ＣＭＯＳバックプレーンダイの電気ピラーは、ＣＭＯＳバックプレーンダイと電気再分配層との間の電気相互接続に露出される。
方法８００ｂの一態様において、パネルを形成することは、オーバーモールドを用いてＣＭＯＳバックプレーンダイを共に保持することを含み、方法８００ｂは、少なくともＣＭＯＳバックプレーンダイの間におよび周囲にオーバーモールドを配置することと、オーバーモールドを硬化させてパネルを形成することとをさらに含み、オーバーモールドは、シリカ、アルミナ、グラファイト、セラミック、ポリマー、または電子成形材料を含む材料で作製される。ポリマーは、ポリイミドまたはエポキシを含んでもよい。
本開示は、ライトフィールドディスプレイなどの高解像度ディスプレイと共に使用され得る、バックプレーンおよびディスプレイのためのより大きくより高密度のアセンブリを可能にする種々の技法および装置を説明する。
以下の特許請求の範囲は、本明細書に記載される全ての一般的な特徴および具体的な特徴と、言語の問題としてその間に入ると言われるであろう本方法およびシステムの範囲の全ての記載とを包含するよう意図されている。特に、以下の実施形態およびこれらの実施形態の互いに適合する任意の組み合わせが具体的に考えられる。
（Ａ）ディスプレイを制御するためのバックプレーンであって、バックプレーンは、アレイに形成された複数のタイルを備え、各タイルは、複数の相補型金属酸化膜半導体（ＣＭＯＳ）バックプレーンダイを含み、アレイの外周を形成するタイルの縁部は、ＣＭＯＳバックプレーンダイのうちの少なくとも１つに電気信号を導く電気接続を含む。
（Ｂ）（Ａ）に記載されたバックプレーンにおいて、ＣＭＯＳバックプレーンダイのうちの少なくとも１つは、ディスプレイの少なくとも１つの発光素子を駆動するための少なくとも１つの電気信号を生成するＣＭＯＳ集積回路を含む。
（Ｃ）（Ａ）または（Ｂ）に記載されたいずれかのバックプレーンにおいて、各ＣＭＯＳバックプレーンダイは、ディスプレイの少なくとも１つの光反射素子への電気信号を生成するためのＣＭＯＳ集積回路を含む。
（Ｄ）（Ａ）～（Ｃ）に記載されたいずれかのバックプレーンにおいて、複数のタイルが２×２アレイとして形成されている場合、各タイルは２つの縁部を有し、各縁部はアレイの外周に位置する電気接続を有する。
（Ｅ）（Ａ）～（Ｄ）に記載されたいずれかのバックプレーンにおいて、タイルの縁部に位置する複数のＣＭＯＳバックプレーンダイのうちの一部は、タイルの残りのＣＭＯＳバックプレーンダイへの外部電気接続を提供する。
（Ｆ）（Ａ）～（Ｅ）に記載されたいずれかのバックプレーンにおいて、複数のＣＭＯＳバックプレーンダイは、長方形または正方形のアレイに配置され、複数のＣＭＯＳバックプレーンダイの各々は、電気再分配層（ＲＤＬ）を介して、ディスプレイの少なくとも１つのＬＥＤアレイに電気的に接続された複数のピラーを含む。
（Ｇ）（Ａ）～（Ｆ）に記載されたいずれかのバックプレーンにおいて、複数のタイルの各々は、ＣＭＯＳバックプレーンダイ間のギャップを充填し、かつ、複数のＣＭＯＳバックプレーンダイを共に保持するオーバーモールドをさらに含む。
（Ｈ）（Ａ）～（Ｇ）に記載されたいずれかのバックプレーンにおいて、オーバーモールドは、シリカ、アルミナ、グラファイト、セラミック、およびポリマーからなる群から選択される材料から形成される。
（Ｉ）（Ａ）～（Ｈ）に記載されたいずれかのバックプレーンにおいて、複数のタイルの各々は、複数のＣＭＯＳバックプレーンダイを確実に支持するための基板をさらに含む。
（Ｊ）（Ａ）～（Ｉ）に記載されたいずれかのバックプレーンにおいて、基板は、剛性であり、かつ、複数のＣＭＯＳバックプレーンダイのうちの少なくとも１つへの電気接続を提供する複数のシリコン貫通ビア（ＴＳＶ）を含む。
（Ｋ）タイルのアレイを含むバックプレーンを備え、各タイルは、電気的に結合された複数のＣＭＯＳバックプレーンダイを含み、アレイの外周を形成するタイルの縁部は、複数のＣＭＯＳバックプレーンダイのうちの１つ以上に電気信号を導く電気接続を含み、さらに、少なくとも１つのタイルに電気的に結合された少なくとも１つの発光ダイオード（ＬＥＤ）アレイを備える、ディスプレイアセンブリ。
（Ｌ）（Ｋ）に記載されたディスプレイアセンブリにおいて、複数のタイルの各々は、ＣＭＯＳバックプレーンダイのうちの少なくとも１つのピラーを少なくとも１つのＬＥＤアレイに電気的に接続するために、複数のＣＭＯＳバックプレーンダイの各々の少なくとも一部に配置された電気再分配層をさらに含む。
（Ｍ）（Ｋ）または（Ｌ）に記載されたディスプレイアセンブリは、ＬＥＤアレイからの光を屈折させるように構成された少なくとも１つのマイクロレンズアレイをさらに含む。
（Ｎ）（Ｋ）～（Ｍ）に記載されたいずれかのディスプレイアセンブリにおいて、少なくとも１つのマイクロレンズアレイは、タイルのアレイを覆う単一のマイクロレンズアレイを含む。
（Ｏ）（Ｋ）～（Ｎ）に記載されたいずれかのディスプレイアセンブリにおいて、少なくとも１つのマイクロレンズアレイは、複数のマイクロレンズアレイを含み、複数のマイクロレンズアレイの各々は、タイルのアレイの異なるタイルを覆う。
（Ｐ）（Ｋ）～（Ｏ）に記載されたいずれかのディスプレイアセンブリにおいて、少なくとも１つのマイクロレンズアレイは、複数のマイクロレンズアレイを含み、複数のマイクロレンズアレイの各々は、単一のＣＭＯＳバックプレーンダイを覆う。
（Ｑ）（Ｋ）～（Ｐ）に記載されたいずれかのディスプレイアセンブリにおいて、タイルのアレイの各タイルは、複数のＣＭＯＳバックプレーンダイを強固に支持する基板をさらに含む。
（Ｒ）（Ｋ）～（Ｍ）に記載されたいずれかのディスプレイアセンブリにおいて、基板は、複数のＣＭＯＳバックプレーンダイのうちの少なくとも１つへの電気接続を提供する複数のシリコン貫通ビア（ＴＳＶ）をさらに含む。
（Ｓ）（Ｋ）～（Ｒ）に記載されたいずれかのディスプレイアセンブリにおいて、タイルのアレイの各タイルは、ＣＭＯＳバックプレーンダイ間のギャップを充填し、かつ、ＣＭＯＳバックプレーンダイを強固に支持するオーバーモールドをさらに含む。
したがって、図示された実施形態に従って本開示を提供したが、当業者は、これらの実施形態を変更することができ、これらの変更が本開示の範囲内であることを容易に認識するであろう。したがって、当業者は、添付の特許請求の範囲から逸脱することなく、多くの修正を行うことができる。

Claims (20)

  1. ディスプレイを制御するためのバックプレーンであって、前記バックプレーンは、
    前記バックプレーンの周囲上にある電気コネクタと、
    前記バックプレーン上においてタイルアレイに形成された複数のタイルとを備え、前記複数のタイルは、前記タイルアレイの周囲上にあるとともに前記電気コネクタに接続されているタイルを含み、
    前記タイル上においてダイアレイに配置されている複数のバックプレーンダイを備え、前記複数のバックプレーンダイは、
    前記ダイアレイの周囲上にある縁部を有する第１バックプレーンダイと、
    前記第１バックプレーンダイに隣り合っており、かつ、前記ダイアレイの前記周囲上に縁部を有しない第２バックプレーンダイとを含み、前記第２バックプレーンダイは、前記第１バックプレーンダイを経由して前記電気コネクタに接続されている、バックプレーン。
  2. 前記複数のバックプレーンダイのうちのバックプレーンダイは、前記ディスプレイの発光素子を駆動するための電気信号を生成する相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む、請求項１に記載のバックプレーン。
  3. 前記複数のバックプレーンダイのうちのバックプレーンダイは、前記ディスプレイの光反射素子への電気信号を生成するための相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む、請求項１に記載のバックプレーン。
  4. 前記複数のタイルが２×２タイルアレイとして形成されている場合、各タイルは２つの縁部を有し、各縁部は前記タイルアレイの前記周囲に位置する電気接続を有する、請求項１から請求項３のいずれか一項に記載のバックプレーン。
  5. 前記複数のバックプレーンダイのうちの前記第１バックプレーンダイは、前記タイル上の前記ダイアレイにおけるの残りのバックプレーンダイへの外部電気接続を提供する、請求項１から請求項４のいずれか一項に記載のバックプレーン。
  6. 前記複数のバックプレーンダイは、長方形または正方形のダイアレイに配置され、
    前記複数のバックプレーンダイのうちのバックプレーンダイは、電気再分配層（ＲＤＬ）を介して、前記ディスプレイのＬＥＤアレイに電気的に接続された複数のピラーを含む、請求項１に記載のバックプレーン。
  7. 前記タイルは、前記複数のバックプレーンダイ間のギャップを充填し、かつ、前記複数のバックプレーンダイを共に保持するように構成されているオーバーモールドを含む、請求項１から請求項６のいずれか一項に記載のバックプレーン。
  8. 前記オーバーモールドは、シリカ材料、アルミナ材料、グラファイト材料、セラミック材料、またはポリマー材料の少なくとも一つから形成される、請求項７に記載のバックプレーン。
  9. 前記タイルは、前記複数のバックプレーンダイを確実に支持するための基板を含む、請求項１から請求項８のいずれか一項に記載のバックプレーン。
  10. 前記基板は、剛性であり、かつ、前記複数のバックプレーンダイのうちの少なくとも１つへの電気接続を提供する複数のシリコン貫通ビア（ＴＳＶ）を含む、請求項９に記載のバックプレーン。
  11. バックプレーンを備え、前記バックプレーンは、
    前記バックプレーンの周囲上にある電気コネクタと、
    タイルのアレイとを含み、前記タイルのアレイは、前記タイルのアレイの周囲上にあるとともに前記電気コネクタに接続されているタイルを含み、
    前記タイル上においてダイアレイに配置されている、電気的に結合された複数のバックプレーンダイを含み、前記複数のバックプレーンダイは、
    前記ダイアレイの周囲上にある縁部を有する第１バックプレーンダイと、
    前記第１バックプレーンダイに隣り合っており、かつ、前記ダイアレイの前記周囲上に縁部を有しない第２バックプレーンダイとを含み、前記第２バックプレーンダイは、前記第１バックプレーンダイを経由して前記電気コネクタに接続されており、
    前記タイルに電気的に結合された発光ダイオード（ＬＥＤ）アレイを備える、ディスプレイアセンブリ。
  12. 前記タイルは、前記第１バックプレーンダイまたは前記第２バックプレーンダイの少なくとも１つのピラーを前記ＬＥＤアレイに電気的に接続するために、前記第１バックプレーンダイ及び前記第２バックプレーンダイの各々の少なくとも一部に配置された電気再分配層を含む、請求項１１に記載のディスプレイアセンブリ。
  13. 前記ＬＥＤアレイからの光を屈折させるように構成された少なくとも１つのマイクロレンズアレイをさらに備える、請求項１１または請求項１２に記載のディスプレイアセンブリ。
  14. 前記少なくとも１つのマイクロレンズアレイは、前記タイルのアレイを覆う単一のマイクロレンズアレイを含む、請求項１３に記載のディスプレイアセンブリ。
  15. 前記少なくとも１つのマイクロレンズアレイは、複数のマイクロレンズアレイを含み、
    前記複数のマイクロレンズアレイの各々は、前記タイルのアレイの異なるタイルを覆う、請求項１３に記載のディスプレイアセンブリ。
  16. 前記少なくとも１つのマイクロレンズアレイは、複数のマイクロレンズアレイを含み、
    前記複数のマイクロレンズアレイの各々は、前記複数のバックプレーンダイのうちの単一のバックプレーンダイを覆う、請求項１３に記載のディスプレイアセンブリ。
  17. 前記タイルは、前記複数のバックプレーンダイを強固に支持する基板を含む、請求項１１から請求項１６のいずれか一項に記載のディスプレイアセンブリ。
  18. 前記基板は、前記複数のバックプレーンダイのうちの少なくとも１つへの電気接続を提供する複数のシリコン貫通ビア（ＴＳＶ）をさらに含む、請求項１７に記載のディスプレイアセンブリ。
  19. 前記タイルは、前記複数のバックプレーンダイ間のギャップを充填し、かつ、前記複数のバックプレーンダイを強固に支持するように構成されたオーバーモールドを含む、請求項１１から請求項１８のいずれか一項に記載のディスプレイアセンブリ。
  20. 前記オーバーモールドは、シリカ材料、アルミナ材料、グラファイト材料、セラミック材料、またはポリマー材料の少なくとも一つから形成される、請求項１９に記載のディスプレイアセンブリ。
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