JP7549322B2 - 半導体基板及びその製造方法 - Google Patents

半導体基板及びその製造方法 Download PDF

Info

Publication number
JP7549322B2
JP7549322B2 JP2020065514A JP2020065514A JP7549322B2 JP 7549322 B2 JP7549322 B2 JP 7549322B2 JP 2020065514 A JP2020065514 A JP 2020065514A JP 2020065514 A JP2020065514 A JP 2020065514A JP 7549322 B2 JP7549322 B2 JP 7549322B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
chamfered portion
inclined surface
main surface
vertical cross
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020065514A
Other languages
English (en)
Other versions
JP2021160999A (ja
Inventor
信也 渡辺
昌法 横尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Novel Crystal Technology Inc
Original Assignee
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Novel Crystal Technology Inc filed Critical Novel Crystal Technology Inc
Priority to JP2020065514A priority Critical patent/JP7549322B2/ja
Priority to US17/217,408 priority patent/US20210313434A1/en
Priority to CN202110349768.XA priority patent/CN113492343A/zh
Priority to EP21166606.0A priority patent/EP3888846A1/en
Publication of JP2021160999A publication Critical patent/JP2021160999A/ja
Application granted granted Critical
Publication of JP7549322B2 publication Critical patent/JP7549322B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
    • B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
    • B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N1/00—Sampling; Preparing specimens for investigation
    • G01N1/28—Preparing specimens for investigation including physical details of (bio-)chemical methods covered elsewhere, e.g. G01N33/50, C12Q
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、半導体基板及びその製造方法に関する。
従来、外周部に面取り加工が施されたガラス板が知られている（特許文献１参照）。特許文献１に記載のガラス板は、ｆａｎ ｏｕｔ型のウエハレベルパッケージにおける加工基板の支持板として用いられるものである。
特許文献１によれば、ガラス板のノッチ形状やオリエンテーションフラット形状を有する位置合わせ部に面取り加工が施されていることにより、位置決めピン等の位置決め部材を当接させる際の、位置決め部を起点とするガラス板の破損を有効に回避できるとされている。
国際公開第２０１６／０８８８６８号
しかしながら、ガラス板や半導体基板を含む板状物の破損のしやすさは、結晶の劈開面などの材料の特性によって異なるため、破損を効果的に抑制することのできる面取り加工部の形状も板状物の材料によって異なる。このため、特許文献１に記載されたガラス板の面取り加工部の形状を他の材料からなる板状物に適用しても、破損を効果的に抑制することができるとは言えない。
本発明の目的は、酸化ガリウム系半導体の単結晶からなる半導体基板であって、面取り加工により破損の発生が効果的に抑制された半導体基板、及びその製造方法を提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］～［４］の半導体基板、及び［５］～［１０］の半導体基板の製造方法を提供する。
［１］面取り加工部を外周部に有する、酸化ガリウム系半導体の単結晶からなる半導体基板であって、前記面取り加工部が、前記半導体基板の第１の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第１の傾斜面と、前記半導体基板の前記第１の主面の反対側の第２の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第２の傾斜面と、前記面取り加工部の先端に位置する、前記第１の傾斜面と前記第２の傾斜面の間の端面と、を有し、前記端面の前記半導体基板の厚さ方向の幅が、前記半導体基板の厚さの５５％以上、９０％以下の範囲内にあり、前記端面が、外側に膨らむように前記半導体基板の厚さ方向に沿って曲がっており、前記半導体基板の垂直断面における前記端面の曲率半径が３４０μｍ以上である、半導体基板。
［２］前記第１の傾斜面及び前記第２の傾斜面の、前記半導体基板の面内方向の幅が、０．０２５ｍｍ以上、０．９ｍｍ以下の範囲内にある、上記［１］に記載の半導体基板。
［３］前記第１の主面及び前記第２の主面の面方位が、（００１）又は（１００）である、上記［１］又は［２］に記載の半導体基板。
［４］前記第１の主面及び前記第２の主面の面方位が（００１）であり、＜０１０＞方向に沿ったオリエンテーションフラットを有する、上記［１］～［３］のいずれか１項に記載の半導体基板。
［５］酸化ガリウム系半導体の単結晶からなる半導体基板の製造方法であって、前記半導体基板の外周部に面取り加工を施して面取り加工部を形成する工程と、前記面取り加工部を形成する工程の後の、前記半導体基板の第１の主面及び前記第１の主面の反対側の第２の主面に研磨加工を施す工程と、を含み、前記面取り加工部が、前記第１の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第１の傾斜面と、前記第２の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第２の傾斜面と、前記面取り加工部の先端に位置する、前記第１の傾斜面と前記第２の傾斜面の間の端面と、を有し、前記研磨加工後の前記端面の前記半導体基板の厚さ方向の幅が、前記研磨加工後の前記半導体基板の厚さの５５％以上、９０％以下の範囲内にあり、前記研磨加工後の前記端面が、外側に膨らむように前記半導体基板の厚さ方向に沿って曲がっており、前記研磨加工後の前記半導体基板の垂直断面における前記端面の曲率半径が３４０μｍ以上である、半導体基板の製造方法。
［６］前記面取り加工部を形成する工程において、前記第１の傾斜面及び前記第２の傾斜面を形成した後に前記端面を形成する、上記［５］に記載の半導体基板の製造方法。
［７］前記面取り加工部を形成する工程において、前記第１の傾斜面及び前記第２の傾斜面の形成に用いる砥石よりも軟らかい砥石を用いて前記端面を形成する、上記［５］又は［６］に記載の半導体基板の製造方法。
［８］前記面取り加工部を形成する工程において、レジンボンド砥石を用いて前記端面を形成する、上記［７］に記載の半導体基板の製造方法。
［９］前記研磨加工後の前記第１の傾斜面及び前記第２の傾斜面の、前記半導体基板の面内方向の幅が、０．０２５ｍｍ以上、０．９ｍｍ以下の範囲内にある、上記［５］～［８］のいずれか１項に記載の半導体基板の製造方法。
［１０］前記第１の主面及び前記第２の主面の面方位が、（００１）又は（１００）である、上記［５］～［９］のいずれか１項に記載の半導体基板の製造方法。
本発明によれば、酸化ガリウム系半導体の単結晶からなる半導体基板であって、面取り加工により破損の発生が効果的に抑制された半導体基板、及びその製造方法を提供することができる。
図１は、本発明の実施の形態に係る半導体基板の斜視図である。 図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体基板の部分的に拡大された垂直断面図である。 図３は、本発明の実施の形態に係る半導体基板を構成する酸化ガリウム系半導体の典型例であるβ－Ｇａ２Ｏ３の結晶構造を示す模式図である。 図４は、オリエンテーションフラットを有する本発明の実施の形態に係る半導体基板の上面図である。 図５は、本発明の実施の形態に係る半導体基板の製造工程の一例を示すフローチャートである。 図６（ａ）～（ｃ）は、本発明の実施の形態に係る半導体基板の製造工程における、半導体基板の材料である結晶体の状態を示す模式図である。 図７（ａ）は、本発明の実施の形態に係る半導体基板の面取り加工に用いることのできる砥石の斜視図である。図７（ｂ）は、砥石の部分的に拡大された垂直断面図である。 図８（ａ）、（ｂ）は、それぞれ主面の研磨を実施する前と後の試料Ａの面取り加工部周辺の垂直断面図である。 図９（ａ）、（ｂ）は、それぞれ主面の研磨を実施する前と後の試料Ｂの面取り加工部周辺の垂直断面図である。 図１０（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｃ、試料Ｄの面取り加工部周辺の垂直断面図である。 図１１（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｅ、試料Ｆの面取り加工部周辺の垂直断面図である。 図１２（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｇ、試料Ｈの面取り加工部周辺の垂直断面図である。 図１３（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｉ、試料Ｊの面取り加工部周辺の垂直断面図である。
〔実施の形態〕
（半導体基板の構造）
図１は、本発明の実施の形態に係る半導体基板１の斜視図である。半導体基板１は、面取り加工（ベベル加工）部１２を外周部に有する、酸化ガリウム系半導体の単結晶からなる半導体基板である。
ここで、酸化ガリウム系半導体とは、β－Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎなどの置換型不純物やＳｎ、Ｓｉなどのドーパントを含むβ－Ｇａ２Ｏ３を指すものとする。
面取り加工部１２は、製造過程における研磨加工や搬送の際、又は搬送や位置合わせなどの取り扱いの際に、半導体基板１が損傷を受けることを防ぐために設けられる。面取り加工部１２を設けず、半導体基板１の縁（主面１０、１１と側面の境界）が角張っていると、例えば、主面１０、１１の研磨加工時に縁が破損し、また、破損片が主面１０、１１を傷つけたり、汚染したりする。
半導体基板１の主面１０、１１の面方位は特に限定されないが、主面が（００１）面又は（１００）面である場合には特に劈開による破損が生じやすいため、本発明の破損を抑制する効果が特に重要になる。
図３は、半導体基板１を構成する酸化ガリウム系半導体の典型例であるβ－Ｇａ２Ｏ３の結晶構造を示す模式図である。酸化ガリウム系半導体は、（００１）面と（１００）面が劈開面になっていて、これらの面に沿って劈開が生じやすい。より具体的には、（１００）面が最も劈開しやすく、次に（００１）面が劈開しやすい。
また、半導体基板１を研磨するときには、劈開面に近い面方位を有する面は比較的軟らかく、劈開面から離れた面方位を有する面は比較的硬いため、削れやすさが異なる。酸化ガリウム系半導体は単斜晶系であるため、半導体基板１が円形基板のような平面形状の輪郭に曲線を含む基板である場合は、外周部に面取り加工を施すときに、研磨箇所の面方位が連続的に変わり、加工の難易度が高い。
半導体基板１の主面１０、１１が（００１）面である場合には、主面１０、１１に対して１０３．７°で交わる（１００）面での劈開が生じやすく、また、主面１０、１１に平行な（００１）面の劈開も生じ得る。（００１）面の劈開は、主面１０、１１の研磨時に生じることはほとんどないが、面取り加工のような基板端面の加工時に生じ得る。
半導体基板１の主面１０、１１が（１００）面である場合には、主面１０、１１に平行な（１００）面の劈開が生じやすく、主面１０、１１に対しておよそ１０３．７°で交わる（００１）面での劈開が生じ得る。（１００）面の劈開は、基板端面の加工時にも生じるが、主面１０、１１の研磨時にも生じやすい。
半導体基板１の主面１０、１１が（－２０１）面である場合には、主面１０、１１に対して５３．８°で交わる（１００）面での劈開は生じ得るが、主面に対して４９．９°で交わる（００１）面での劈開はほとんど生じない。
図２（ａ）、（ｂ）は、半導体基板１の部分的に拡大された垂直断面図である。図２（ａ）、（ｂ）は、半導体基板１の面取り加工部１２の周辺の垂直断面形状を示している。
半導体基板１の面取り加工部１２は、半導体基板１の主面１０側の傾斜面１２１と、主面１０の反対側の主面１１側の傾斜面１２２と、面取り加工部１２の先端に位置する、傾斜面１２１と傾斜面１２２の間の端面１２３とを有する。
傾斜面１２１は、主面１０の外側に位置し、半導体基板１の垂直断面において縁が直線となる、環状に連続する面である。傾斜面１２２は、主面１１の外側に位置し、半導体基板１の垂直断面において縁が直線となる、環状に連続する面である。端面１２３は、半導体基板１の側面と捉えることもできる、環状に連続する面である。
例えば、半導体基板１が図１に示されるような円形基板である場合は、傾斜面１２１、傾斜面１２２、及び端面１２３は、それぞれ円環状に連続する。
端面１２３の半導体基板１の厚さ方向の幅ｂｔは、半導体基板１の厚さｔの５０％以上、９７％以下の範囲内にある。幅ｂｔが厚さｔの５０％以上である場合、面取り加工部１２を形成する工程（後述する製造工程におけるステップＳ５）や、その後の工程（ステップＳ６、Ｓ７）、さらには搬送や位置合わせなどの半導体基板１の取り扱い時において、面取り加工部１２の端面１２３を含む先端部分の破損、特に劈開による破損の発生を効果的に抑制することができる。一方、幅ｂｔが厚さｔの９７％以下である場合、上述の半導体基板１の縁の破損、特に主面１０、１１の研磨時の破損片による傷の発生を効果的に抑制することができる。
端面１２３の半導体基板１の厚さ方向の幅ｂｔが、半導体基板１の厚さｔの５０％以上、９７％以下の範囲内にあれば、その主面１０、１１の面方位が（００１）や（１００）である場合であっても、上記の面取り加工部１２の先端部分の破損や研磨時の破損片により生じる傷などの半導体基板１の破損を効果的に抑制することができる。すなわち、主面１０、１１の面方位によらず、半導体基板１の破損を効果的に抑制することができる。
また、半導体基板１の破損をより効果的に抑えるためには、幅ｂｔが厚さｔの５５％以上、９０％以下の範囲内にあることが好ましく、６０％以上、８６％以下の範囲内にあることがより好ましい。端面１２３と傾斜面１２１の境界から端面１２３の最も外側の点までの半導体基板１の面内方向（主面１０、１１に平行な方向）の距離ｂｓ１は、典型的には端面１２３と傾斜面１２２の境界から端面１２３の最も外側の点までの半導体基板１の面内方向の距離ｂｓ２と等しいが、異なっていてもよい。
傾斜面１２１、傾斜面１２２の半導体基板１の面内方向（主面１０、１１に平行な方向）の幅ａｓ１、ａｓ２は、０．０２５ｍｍ以上、０．９ｍｍ以下の範囲内にあることが好ましい。幅ａｓ１、ａｓ２が０．０２５ｍｍ以上である場合、上述の半導体基板１の縁の破損、特に主面１０、１１の研磨時の破損片による傷の発生を効果的に抑制することができる。一方、幅ａｓ１、ａｓ２が０．９ｍｍ以下である場合、面取り加工量が抑えられるため、面取り加工効率の向上や、面取り加工に用いる砥石の摩耗の抑制による半導体基板１の製造コストの低減などの効果が得られる。
また、これらの効果をより確実に得るためには、幅ａｓ１、ａｓ２が０．０５ｍｍ以上、０．４５ｍｍ以下の範囲内にあることが好ましく、１００μｍ以上、２００μｍ以下の範囲内にあることがより好ましい。傾斜面１２１の幅ａｓ１、半導体基板１の厚さ方向の幅ａｔ１は、典型的にはそれぞれ傾斜面１２２の幅ａｓ２、半導体基板１の厚さ方向の幅ａｔ２と等しいが、異なっていてもよい。
端面１２３は、図２（ａ）に示されるように、外側に膨らむように半導体基板１の厚さ方向に沿って曲がっていてもよく、図２（ｂ）に示されるように、半導体基板１の厚さ方向に沿って平坦であってもよい。
図２（ａ）に示されるように、端面１２３は半導体基板１の厚さ方向に沿って曲がっている方が、加工の際に砥石との接触面が小さくなりやすく、応力が集中しにくいために、面取り加工部１２の端面１２３を含む先端部分の破損をより効果的に抑制できる。加工の際の破損が十分に抑えられる場合は、端面１２３は半導体基板１の厚さ方向に沿って平坦であってもよい。また、面取り加工部１２の先端部分が尖りすぎていると先端部分において劈開が生じやすいため、半導体基板１の垂直断面における端面１２３の曲率半径が３４０μｍ以上であることが好ましい。
半導体基板１の厚さは、１ｍｍ未満であることが好ましく、０．７ｍｍ未満であることがより好ましい。酸化ガリウム系半導体からなる半導体基板１は、他の半導体からなる基板と比較して熱伝導性が低いため、デバイスの放熱性を確保するために薄くすることが求められるためである。また、半導体基板１の厚さは、半導体基板１の使用（エピタキシャル成長、デバイス作製等）における搬送や作業の取り扱い時における割れを抑えるため、０．１ｍｍ以上であることが好ましく、０．３ｍｍ以上であることがより好ましい。上述のように面取り加工部１２が半導体基板１の破損を抑制することのできる形状を有していても、半導体基板１が薄すぎると、搬送や取り扱い時に生じる応力により割れが生じる可能性がある。
図４は、オリエンテーションフラットを有する半導体基板１の上面図である。図４に示されるように、半導体基板１は、位置合わせ用のオリエンテーションフラットを有してもよい。オリエンテーションフラットを設ける場合には、オリエンテーションフラットが設けられていない外周部と同様の面取り加工をオリエンテーションフラット部分にも施し、同様の垂直断面形状を有する面取り加工部を形成する。
図４に示される例では、半導体基板１は（００１）面を主面１０、１１とし、主面１１と劈開面である（１００）面との交線の方向である＜０１０＞方向に沿ったオリエンテーションフラット１３ａを有する。オリエンテーションフラット１３ａを＜０１０＞方向に沿って設けることにより、基板外周部近傍の（１００）面の面積が小さい部分が除去されるため、半導体基板１のオリエンテーションフラット１３ａ側における（１００）面の劈開を抑制することができる。
また、半導体基板１のオリエンテーションフラット１３ａの反対側に、＜０１０＞方向に沿ったオリエンテーションフラット１３ｂを設けてもよい。これによって、半導体基板１のオリエンテーションフラット１３ｂ側においても、（１００）面の劈開を抑制することができる。
また、オリエンテーションフラット１３ａのみ、又はオリエンテーションフラット１３ａ、１３ｂのみでは半導体基板１の裏表を判別できないため、＜０１０＞方向と直交する＜１００＞方向などに沿った、裏表判別用のオリエンテーションフラット１３ｃを設けてもよい。
なお、半導体基板１の平面形状は、典型的には円形又はオリエンテーションフラットが設けられた円形であるが、多角形などの他の形状であってもよい。その場合も、円形である場合と同様の面取り加工を基板外周部に施し、同様の垂直断面形状を有する面取り加工部を形成する。
（半導体基板の製造工程）
図５は、半導体基板１の製造工程の一例を示すフローチャートである。また、図６（ａ）～（ｃ）は、半導体基板１の製造工程における、半導体基板１の材料である結晶体の状態を示す模式図である。以下、図５のフローチャートに沿って半導体基板１の製造工程の流れを説明する。
まず、図６（ａ）に示されるようなバルク単結晶２０を用意する（ステップＳ１）。バルク単結晶２０は、ＥＦＧ（Edge Defined Film Fed Growth）法、ＶＢ（Vertical Bridgeman）法、ＦＺ（Floating Zoned）法、ＣＺ（Czochralski）法などの単結晶育成法により育成された単結晶インゴットから切り出された酸化ガリウム系半導体の単結晶のブロックである。
図６（ａ）に示される四角形の板状のバルク単結晶２０は、ＥＦＧ法により育成された平板状のインゴットから切り出されたバルク単結晶２０の例である。ＶＢ法、ＦＺ法、ＣＺ法などにより育成された円柱状のインゴットから切り出されたバルク単結晶２０は、円形の板状になる。
次に、バルク単結晶２０にスライス加工を施して、図６（ｂ）に示される複数の単結晶板２１を得る（ステップＳ２）。バルク単結晶２０のスライス加工は、例えばマルチワイヤーソーを用いて実施される。ワイヤーソーは固定砥粒方式又は遊離砥粒方式を用いることができ、スライス速度は毎分０．１２５～０．３ｍｍ程度であることが好ましい。
次に、複数の単結晶板２１に抜き加工を施し、図６（ｃ）に示される複数の半導体基板１を抜き出す（ステップＳ３）。単結晶板２１の抜き加工は、例えば、ワイヤー放電加工、外周研削、超音波加工、コアドリルを用いたコアリングなどにより実施される。なお、ステップＳ２のスライス加工とステップＳ３の抜き加工の順番は逆であってもよい。
半導体基板１にオリエンテーションフラットを形成する場合は、例えば、ステップＳ３の抜き加工において、ワイヤー放電加工、外周研削、超音波加工などによりオリエンテーションフラットを含んだ形状に半導体基板１を抜き出してもよいし、抜き加工により円形に抜き出された半導体基板１の一部を、スライシングマシンなどを用いて切り落としてもよい。
次に、加工歪を緩和して反り量を低減するため、熱処理を半導体基板１に施す（ステップＳ４）。例えば、昇温時には酸素雰囲気下で熱処理を行い、昇温後に温度を保持する間は窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性雰囲気下で熱処理を行う。保持温度は１４００～１６００℃であることが好ましい。
次に、半導体基板１の各々の外周部に面取り加工を施し、面取り加工部１２を形成する（ステップＳ５）。面取り加工には、例えば、円板状の砥石を備えた外周加工装置を用いる。なお、面取り加工の前に、半導体基板１のサイズを外周研削により調整してもよい。
面取り加工部１２の形成においては、傾斜面１２１、１２２を形成する工程と端面１２３を形成する工程を分け、傾斜面１２１、１２２を形成した後に端面１２３を形成することが好ましい。これにより、端面１２３を形成する工程における、劈開による破損を抑えることができる。
図７（ａ）は、半導体基板１の面取り加工に用いることのできる砥石３０の斜視図である。円板状の砥石３０は、その側面に沿って複数の溝３１を有し、その中心軸上に軸３２が取り付けられている。
図７（ｂ）は、砥石３０の部分的に拡大された垂直断面図である。図７（ｂ）には、溝３１が設けられた砥石３０の側面の垂直断面形状が示されている。砥石３０を用いて半導体基板１の面取り加工を実施するときには、軸３２を回転軸として砥石３０を回転させた状態で、砥石３０の側方から半導体基板１を近付けてその外周部を砥石３０の溝３１内に進入させ、溝３１の内面で外周部を削る。
傾斜面１２１、１２２の形成には、砥石３０の摩耗による溝３１の形状の変化を抑えるため、比較的硬い砥石を砥石３０として用いることが好ましい。一方、端面１２３の形成には、硬い砥石を用いると（１００）面や（００１）面での劈開による破損が生じやすいため、傾斜面１２１、１２２の形成に用いる砥石よりも軟らかい砥石を砥石３０として用いることが好ましい。この場合、傾斜面１２１、１２２の形成には、メタルボンド砥石（粒度は例えば＃６００）を砥石３０として用いることができ、端面１２３の形成には、レジンボンド砥石（粒度は例えば＃１０００）を砥石３０として用いることができる。
半導体基板１が円形の場合には、半導体基板１を回転させながら、外周部の全ての領域を砥石３０によって研磨する。半導体基板１にオリエンテーションフラットを形成している場合は、半導体基板１を回転させず、砥石３０に対して横方向にスライドさせながら、オリエンテーションフラット部分に面取り加工を施す。
次に、半導体基板１の主面１０、１１に研磨加工を施す（ステップＳ６）。主面１０、１１の研磨加工は、例えば、片面研磨機又は両面研磨機を用いたラッピングとその後のポリッシングにより実施される。また、ラッピングやポリッシングのような機械的研磨の他に、ドライエッチング、ケミカルエッチング、熱エッチングなどを実施してもよい。この研磨加工における主面１０、１１の研磨量は、それぞれ半導体基板１の厚さ方向におよそ１０～３００μｍである。
ステップＳ６の研磨加工の具体例では、まず、ダイヤモンドの研削砥石を用いて、又は研磨定盤とダイヤモンド系スラリーを用いて、半導体基板１の主面１０、１１を研削、又はラップ研磨する。ダイヤモンドの研削砥石の粒度は＃８００～１０００（ＪＩＳＢ４１３１による規定）程度であることが好ましい。研磨定盤は金属系やガラス系、樹脂系の材質のものが好ましい。ダイヤモンド系スラリーに含まれるダイヤモンド系砥粒の粒径は０．５～８μｍ程度相当が好ましい。次に、ポリッシングクロスとＣＭＰ（Chemical Mechanical Polishing）用のスラリーを用いて、原子レベルの平坦性（例えば、平均粗さＲａが０．０５～０．２８ｎｍ）が得られるまで半導体基板１の主面１０、１１を研磨する。ポリッシングクロスはナイロン、絹繊維、ウレタン等の材質のものが好ましい。スラリーの砥粒にはコロイダルシリカを用いることが好ましい。
その後、半導体基板１を洗浄し、乾燥させる（ステップＳ７）。具体的には、例えば、酸系又はアルカリ系の洗剤を用いた超音波洗浄又はスクラブ洗浄、５分間の流水洗浄、５分間の硫酸加水洗浄、１５分間の流水洗浄を順次行う。次いで、スピン乾燥、真空乾燥、マランゴニ乾燥、温風乾燥、リフトドライ、等の方法で乾燥させる。
ステップＳ６の研磨加工後の半導体基板１は、端面１２３の半導体基板１の厚さ方向の幅ｂｔが、半導体基板１の厚さｔの５０％以上、９７％以下の範囲内にあるという条件を満たしている。これによって、ステップＳ５～Ｓ７における半導体基板１の破損を抑制することができる。
（実施の形態の効果）
上記の実施の形態によれば、面取り加工部１２を上記の条件を満たす形状に形成することにより、酸化ガリウム系単結晶からなる半導体基板１の製造工程や取り扱い時における破損の発生を効果的に抑制することができる。
面取り加工部１２の形状の異なる１０種の半導体基板１（試料Ａ～Ｊとする）を製造し、各試料において、面取り加工部１２を形成する工程と主面１０、１１を研磨する工程において破損が生じるか否かを調べた。試料Ａ～Ｊについては、それぞれ直径２インチの試料と直径４インチの試料を製造し、評価した。
試料Ａ～Ｊは、いずれもβ－Ｇａ２Ｏ３からなり、主面１０、１１の面方位が（００１）であり、オリエンテーションフラット１３ａ～１３ｃを備えた基板である。また、試料Ａ～Ｊは、いずれも厚さ方向に対称性を有し、幅ａｓ１と幅ａｓ２が等しく（幅ａｓとする）、幅ａｔ１と幅ａｔ２が等しく（幅ａｔとする）、距離ｂｓ１と距離ｂｓ２が等しい（距離ｂｓとする）。
また、試料Ａ～Ｊにおいては、いずれも傾斜面１２１、１２２を粒度♯６００のメタルボンド砥石を用いた研磨により形成し、端面１２３を粒度♯１０００のレジンボンド砥石を用いた研磨により形成した。
図８（ａ）、（ｂ）は、それぞれステップＳ６の主面１０、１１の研磨を実施する前と後の試料Ａの面取り加工部１２周辺の垂直断面図である。図９（ａ）、（ｂ）は、それぞれステップＳ６の主面１０、１１の研磨を実施する前と後の試料Ｂの面取り加工部１２周辺の垂直断面図である。
図１０（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｃ、試料Ｄの面取り加工部１２周辺の垂直断面図である。試料Ｃ、試料Ｄは、ともに端面１２３が半導体基板１の厚さ方向に沿って湾曲しており、厚さｔがともに０．６５ｍｍと等しく、また、傾斜面１２１、１２２の傾斜角度（ａｔ／ａｓ）が等しいが、試料Ｄの方が、距離ｂｔが小さくなっている。すなわち、試料Ｄの面取り加工部１２は、試料Ｃの面取り加工部１２の先端を尖らせるように伸ばした形状を有する。
図１１（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｅ、試料Ｆの面取り加工部１２周辺の垂直断面図である。試料Ｅ、試料Ｆは、ともに端面１２３が半導体基板１の厚さ方向に沿って湾曲しており、厚さｔがともに０．３５ｍｍと等しく、また、傾斜面１２１、１２２の傾斜角度（ａｔ／ａｓ）が等しいが、試料Ｄの方が、距離ｂｔが小さくなっている。すなわち、試料Ｆの面取り加工部１２は、試料Ｅの面取り加工部１２の先端を尖らせるように伸ばした形状を有する。
図１２（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｇ、試料Ｈの面取り加工部１２周辺の垂直断面図である。試料Ｇ、試料Ｈは、ともに端面１２３が厚さ方向に沿って平坦であり、厚さｔがともに０．６５ｍｍと等しく、また、ともに傾斜面１２１、１２２が比較的小さいが、試料Ｈの方が、より傾斜面１２１、１２２が小さくなっている。
図１３（ａ）、（ｂ）は、それぞれ主面の研磨後の試料Ｉ、試料Ｊの面取り加工部１２周辺の垂直断面図である。試料Ｉ、試料Ｊは、ともに端面１２３が厚さ方向に沿って平坦であり、厚さｔがともに０．３５ｍｍと等しく、また、ともに傾斜面１２１、１２２が比較的小さいが、試料Ｊの方が、より傾斜面１２１、１２２が小さくなっている。
端面１２３が半導体基板１の厚さ方向に沿って湾曲した試料Ａ～Ｆの端面１２３の曲率半径は、いずれも０．６～０．７ｍｍであった。
次の表１に、試料Ａ～Ｊの寸法及び破損の発生の有無を示す。ここで、表１の“破損（面取り加工）”は、ステップＳ５の面取り加工部１２を形成する工程において傾斜面１２１、１２２又は端面１２３に生じた破損（劈開割れ、欠け、又は傷）の有無を意味する。“破損（主面研磨）”は、ステップＳ６の主面１０、１１を研磨する工程において主面１０、１１に生じた破損（研磨傷）の有無を意味する。また、“試料Ａ（研磨前）”、“試料Ｂ（研磨前）”は、それぞれステップＳ６の主面１０、１１の研磨を実施する前の試料Ａ、試料Ｂを意味する。なお、試料Ａ～Ｊのいずれにおいても、直径２インチの試料と直径４インチの試料について同じ結果（破損の発生の有無）が得られた。
Figure 0007549322000001
表１に示されるように、試料Ｄ、試料Ｆは、面取り加工直後に面取り加工部１２に破損が確認された。これは、幅ｂｔが厚さｔの５０％に満たず、面取り加工部１２の先端が尖っているために劈開割れが生じたものと考えられる。
また、表１にされるように、試料Ｈ、試料Ｊは、研磨された主面１０、１１に破損が確認された。これは、幅ｂｔが厚さｔの９７％を超え、傾斜面１２１、１２２が小さすぎるために主面１０、１１の縁の近傍に破損が生じ、破損片により研磨傷が生じたものと考えられる。
一方で、表１に示されるように、幅ｂｔが厚さｔの５０％以上、９７％以下の範囲内にある試料Ａ～Ｃ、Ｅ、Ｇ、Ｉにおいては、面取り加工部１２の破損も研磨による主面１０、１１の破損も確認されなかった。
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…半導体基板、 １０、１１…主面、 １２…面取り加工部、 １２１、１２２…傾斜面、 １２３…端面、 １３ａ、１３ｂ、１３ｃ…オリエンテーションフラット、 ２０…バルク単結晶

Claims (10)

  1. 面取り加工部を外周部に有する、酸化ガリウム系半導体の単結晶からなる半導体基板であって、
    前記面取り加工部が、前記半導体基板の第１の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第１の傾斜面と、前記半導体基板の前記第１の主面の反対側の第２の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第２の傾斜面と、前記面取り加工部の先端に位置する、前記第１の傾斜面と前記第２の傾斜面の間の端面と、を有し、
    前記端面の前記半導体基板の厚さ方向の幅が、前記半導体基板の厚さの５５％以上、９０％以下の範囲内にあり、
    前記端面が、外側に膨らむように前記半導体基板の厚さ方向に沿って曲がっており、
    前記半導体基板の垂直断面における前記端面の曲率半径が３４０μｍ以上である、
    半導体基板。
  2. 前記第１の傾斜面及び前記第２の傾斜面の、前記半導体基板の面内方向の幅が、０．０２５ｍｍ以上、０．９ｍｍ以下の範囲内にある、
    請求項１に記載の半導体基板。
  3. 前記第１の主面及び前記第２の主面の面方位が、（００１）又は（１００）である、
    請求項１又は２に記載の半導体基板。
  4. 前記第１の主面及び前記第２の主面の面方位が（００１）であり、
    ＜０１０＞方向に沿ったオリエンテーションフラットを有する、
    請求項１～３のいずれか１項に記載の半導体基板。
  5. 酸化ガリウム系半導体の単結晶からなる半導体基板の製造方法であって、
    前記半導体基板の外周部に面取り加工を施して面取り加工部を形成する工程と、
    前記面取り加工部を形成する工程の後の、前記半導体基板の第１の主面及び前記第１の主面の反対側の第２の主面に研磨加工を施す工程と、
    を含み、
    前記面取り加工部が、前記第１の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第１の傾斜面と、前記第２の主面の外側に位置し、前記半導体基板の垂直断面において縁が直線となる第２の傾斜面と、前記面取り加工部の先端に位置する、前記第１の傾斜面と前記第２の傾斜面の間の端面と、を有し、
    前記研磨加工後の前記端面の前記半導体基板の厚さ方向の幅が、前記研磨加工後の前記半導体基板の厚さの５５％以上、９０％以下の範囲内にあり、
    前記研磨加工後の前記端面が、外側に膨らむように前記半導体基板の厚さ方向に沿って曲がっており、
    前記研磨加工後の前記半導体基板の垂直断面における前記端面の曲率半径が３４０μｍ以上である、
    半導体基板の製造方法。
  6. 前記面取り加工部を形成する工程において、前記第１の傾斜面及び前記第２の傾斜面を形成した後に前記端面を形成する、
    請求項５に記載の半導体基板の製造方法。
  7. 前記面取り加工部を形成する工程において、前記第１の傾斜面及び前記第２の傾斜面の形成に用いる砥石よりも軟らかい砥石を用いて前記端面を形成する、
    請求項５又は６に記載の半導体基板の製造方法。
  8. 前記面取り加工部を形成する工程において、レジンボンド砥石を用いて前記端面を形成する、
    請求項７に記載の半導体基板の製造方法。
  9. 前記研磨加工後の前記第１の傾斜面及び前記第２の傾斜面の、前記半導体基板の面内方向の幅が、０．０２５ｍｍ以上、０．９ｍｍ以下の範囲内にある、
    請求項５～８のいずれか１項に記載の半導体基板の製造方法。
  10. 前記第１の主面及び前記第２の主面の面方位が、（００１）又は（１００）である、
    請求項５～９のいずれか１項に記載の半導体基板の製造方法。
JP2020065514A 2020-04-01 2020-04-01 半導体基板及びその製造方法 Active JP7549322B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020065514A JP7549322B2 (ja) 2020-04-01 2020-04-01 半導体基板及びその製造方法
US17/217,408 US20210313434A1 (en) 2020-04-01 2021-03-30 Semiconductor substrate and method for manufacturing same
CN202110349768.XA CN113492343A (zh) 2020-04-01 2021-03-31 半导体基板及其制造方法
EP21166606.0A EP3888846A1 (en) 2020-04-01 2021-04-01 Semiconductor substrate and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020065514A JP7549322B2 (ja) 2020-04-01 2020-04-01 半導体基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2021160999A JP2021160999A (ja) 2021-10-11
JP7549322B2 true JP7549322B2 (ja) 2024-09-11

Family

ID=75362440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020065514A Active JP7549322B2 (ja) 2020-04-01 2020-04-01 半導体基板及びその製造方法

Country Status (4)

Country Link
US (1) US20210313434A1 (ja)
EP (1) EP3888846A1 (ja)
JP (1) JP7549322B2 (ja)
CN (1) CN113492343A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316563B1 (ko) * 2017-05-22 2021-10-25 엘지디스플레이 주식회사 금속으로 형성된 상부 기판을 포함하는 유기 발광 표시 장치 및 이의 제조 방법
CN114758849B (zh) * 2022-05-12 2023-01-31 上海超导科技股份有限公司 超导带材及其镀铜、制备方法以及超导线圈及其浸渍方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002052448A (ja) 2000-08-07 2002-02-19 Dowa Mining Co Ltd 半導体ウェハおよびその加工方法
JP2006024840A (ja) 2004-07-09 2006-01-26 Sumitomo Metal Mining Co Ltd 燐化ガリウムウェーハのベベリング方法
JP2008042213A (ja) 2006-08-09 2008-02-21 Siltronic Ag 極めて正確なエッジプロフィルを備えた半導体ウェハ及びこれを製造する方法
JP2015163566A (ja) 2014-02-28 2015-09-10 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板
JP2016013930A (ja) 2014-06-30 2016-01-28 株式会社タムラ製作所 酸化ガリウム基板の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH671116A5 (ja) * 1986-10-13 1989-07-31 Bbc Brown Boveri & Cie
JPH0624200B2 (ja) * 1989-04-28 1994-03-30 信越半導体株式会社 半導体デバイス用基板の加工方法
JPH08243891A (ja) * 1995-03-07 1996-09-24 Kao Corp 基板のチャンファ加工装置
JP3580600B2 (ja) * 1995-06-09 2004-10-27 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法
JPH11320363A (ja) * 1998-05-18 1999-11-24 Tokyo Seimitsu Co Ltd ウェーハ面取り装置
AU7316500A (en) * 1999-09-21 2001-04-24 Kabushiki Kaisha Ohara Holding member for information storage disk and information storage disk drive device
JP4066889B2 (ja) * 2003-06-09 2008-03-26 株式会社Ｓｕｍｃｏ 貼り合わせ基板およびその製造方法
JP4216263B2 (ja) * 2005-03-09 2009-01-28 シャープ株式会社 製造検査解析システム、および製造検査解析方法
JP5159040B2 (ja) * 2005-03-31 2013-03-06 株式会社光波 低温成長バッファ層の形成方法および発光素子の製造方法
KR20070042594A (ko) * 2005-10-19 2007-04-24 삼성코닝 주식회사 편평한 측면을 갖는 ａ면 질화물 반도체 단결정 기판
US20070134833A1 (en) * 2005-12-14 2007-06-14 Toyoda Gosei Co., Ltd. Semiconductor element and method of making same
JP2008282943A (ja) * 2007-05-10 2008-11-20 Nippon Light Metal Co Ltd 酸化ガリウム単結晶のウェットエッチング方法
JP5276281B2 (ja) * 2007-06-01 2013-08-28 住友電気工業株式会社 ＧａＡｓ半導体基板およびその製造方法
US20090142916A1 (en) * 2007-11-29 2009-06-04 Qimonda Ag Apparatus and method of manufacturing an integrated circuit
JP2015163567A (ja) * 2014-02-28 2015-09-10 株式会社タムラ製作所 半導体積層構造体及び半導体素子
JP5747110B1 (ja) * 2014-06-30 2015-07-08 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
KR102436788B1 (ko) 2014-12-04 2022-08-26 니폰 덴키 가라스 가부시키가이샤 유리판
JP7208762B2 (ja) 2018-10-26 2023-01-19 花王株式会社 新規アラビノフラノシダーゼ
JP7185875B2 (ja) * 2019-02-27 2022-12-08 株式会社デンソー スイッチング素子
US20200295214A1 (en) * 2019-03-15 2020-09-17 Jossue Montes Pn junctions with mechanically exfoliated gallium oxide and gallium nitride
US12046623B2 (en) * 2020-08-07 2024-07-23 Redlen Technologies, Inc. Compound semiconductor x-ray detector tiles and method of dicing thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002052448A (ja) 2000-08-07 2002-02-19 Dowa Mining Co Ltd 半導体ウェハおよびその加工方法
JP2006024840A (ja) 2004-07-09 2006-01-26 Sumitomo Metal Mining Co Ltd 燐化ガリウムウェーハのベベリング方法
JP2008042213A (ja) 2006-08-09 2008-02-21 Siltronic Ag 極めて正確なエッジプロフィルを備えた半導体ウェハ及びこれを製造する方法
JP2015163566A (ja) 2014-02-28 2015-09-10 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板
JP2016013930A (ja) 2014-06-30 2016-01-28 株式会社タムラ製作所 酸化ガリウム基板の製造方法

Also Published As

Publication number Publication date
EP3888846A1 (en) 2021-10-06
JP2021160999A (ja) 2021-10-11
CN113492343A (zh) 2021-10-12
US20210313434A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
JP3534115B1 (ja) エッジ研磨した窒化物半導体基板とエッジ研磨したＧａＮ自立基板及び窒化物半導体基板のエッジ加工方法
US4588473A (en) Semiconductor wafer process
JP4835069B2 (ja) シリコンウェーハの製造方法
JP4667263B2 (ja) シリコンウエハの製造方法
JP7549322B2 (ja) 半導体基板及びその製造方法
US11781244B2 (en) Seed crystal for single crystal 4H—SiC growth and method for processing the same
JP3649393B2 (ja) シリコンウエハの加工方法、シリコンウエハおよびシリコンブロック
US20090311863A1 (en) Method for producing semiconductor wafer
JP4815801B2 (ja) シリコンウエーハの研磨方法および製造方法および円板状ワークの研磨装置ならびにシリコンウエーハ
EP1145296B1 (en) Semiconductor wafer manufacturing method
JP2010021394A (ja) 半導体ウェーハの製造方法
CN118402045A (zh) 半导体结晶晶圆的制造方法及制造装置
JP2002231665A (ja) エピタキシャル膜付き半導体ウエーハの製造方法
KR101303552B1 (ko) 반도체 웨이퍼의 양면을 화학적으로 그라인딩하는 방법
JP4224871B2 (ja) 半導体基板の製造方法
JP3648239B2 (ja) シリコンウエハの製造方法
JP3516203B2 (ja) 化合物半導体ウェハ
JP2004356657A (ja) シリコンウエハの加工方法
JP2007013012A (ja) 太陽電池用シリコンウェーハの端面の面取り加工方法
JP2008036771A (ja) 硬脆材料基板用ホイール型回転砥石
JPS6381934A (ja) ウエハおよびその製造方法
JP4388858B2 (ja) シリコンウエハの加工方法
JP2010153844A (ja) 活性層用ウェーハの製造方法
WO1999031723A1 (en) Method of improving the flatness of polished semiconductor wafers
JP2003257899A (ja) ウエハー加工方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240823

R150 Certificate of patent or registration of utility model

Ref document number: 7549322

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150