JP7383798B2 - 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置 - Google Patents

金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置 Download PDF

Info

Publication number
JP7383798B2
JP7383798B2 JP2022514302A JP2022514302A JP7383798B2 JP 7383798 B2 JP7383798 B2 JP 7383798B2 JP 2022514302 A JP2022514302 A JP 2022514302A JP 2022514302 A JP2022514302 A JP 2022514302A JP 7383798 B2 JP7383798 B2 JP 7383798B2
Authority
JP
Japan
Prior art keywords
wire
gold
bonding
electrode
bonding wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022514302A
Other languages
English (en)
Other versions
JPWO2021205674A1 (ja
Inventor
優希 安徳
将太 川野
雄祐 ▲崎▼田
▲祐▼佳 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tanaka Denshi Kogyo KK
Original Assignee
Tanaka Denshi Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tanaka Denshi Kogyo KK filed Critical Tanaka Denshi Kogyo KK
Publication of JPWO2021205674A1 publication Critical patent/JPWO2021205674A1/ja
Application granted granted Critical
Publication of JP7383798B2 publication Critical patent/JP7383798B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/43Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139Silver (Ag) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45599Material
    • H01L2224/456Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45644Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48149Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06506Wire or wire-like electrical connections between devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

本発明は、金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置に関する。
半導体装置はコンデンサーやダイオード等の半導体素子を一括して組み込んだICやLSI等の集積回路が市場規模として大部分を占めている。集積回路にはシリコン単結晶等からなる「半導体チップ」が組み込まれている。半導体チップは複雑な機能を果たす電子回路の素子を多数含んでおり、非常に振動や衝撃に弱いデリケートな電子部品である。また、半導体チップ表面には複数の電極(チップ電極又はパッドと呼ばれる。)があり、主に半導体チップを支持固定し外部配線との接続を担うリードフレームや回路基板等の回路基材の電極部とチップ電極の電極間をボンディングワイヤによって接合、配線される。
ボンディングワイヤは、例えばボール接合と呼ばれる方式によりチップ電極にボンディングワイヤの一端を接合(第1接合)し、ウェッジ接合(またはステッチ接合)と呼ばれる方式によりボンディングワイヤの他端をリードフレーム等の回路基材の外部電極に接合(第2接合)することが一般的である。ボール接合においては、ボンディングワイヤの一端を放電等により溶融させ、表面張力等により球形状に凝固させてボールを形成する。凝固したボールはフリーエアーボール(Free Air Ball:FAB)と呼ばれ、超音波併用熱圧着ボンディング法等によりチップ電極に接続される。ウェッジ接合においては、超音波と荷重をボンディングツール(キャピラリ)によりワイヤに印加して電極に接合する。
ボンディングワイヤは、線径が15~35μm程度の金ワイヤ、銀ワイヤ、銅ワイヤ等の金属ワイヤ、またこれらに他の金属を被覆した被覆ワイヤ等が用いられている。半導体装置は、ワイヤボンディングにより接続された半導体チップ及び回路基材を樹脂封止することにより構成される。
ところで、コンピュータ、スマートフォン、デジタルカメラ、携帯音楽プレイヤー等には記憶装置(メモリ)が内蔵されているが、メモリはハードディスクに代表される機械的に読み書きをするものと、フラッシュメモリ等の半導体メモリとに分かれる。半導体メモリは半導体装置の一種であり、半導体チップのなかにセルと呼ばれるデータを記憶する電子部品が組み込まれている。半導体メモリは容量あたりのコストが高く、外部記憶には以前は使われることが少なかったが、近年は低コスト化されたことと、機械的なハードディスクは振動で壊れるという弱点から、半導体メモリの需要が拡大している。
また、音楽や動画の大容量データの保存やポータブル音楽プレイヤー等の携帯機器の小型化、薄型化へのニーズが強いため、半導体メモリの大容量化及び小型化への要求が強くなっている。例えばNANDフラッシュメモリはデジタルカメラの画像保存用に採用され、USBメモリ(Universal Serial Bus)は、スマートフォン、携帯オーディオプレーヤ等に採用されてきた。西暦2000年頃にメモリ容量が1Gバイト以下であったものが、2010年頃では100Gバイト以上のニーズに対応し、近年ではさらなる大容量が求められ続けている。
一方、携帯機器の小型化により半導体メモリの小型化への要求も強まっており、当然ながら半導体メモリチップも薄型化が求められる。西暦2000年頃には厚み150μm程度のチップで充分であったが、以降チップの薄型化が急激に進み、2010年頃には厚み30μm程度のチップが採用されるようになった。近年においては、さらにわずか20μm(0.020mm)の厚さのチップの開発も進んでいる。当然ながらチップの薄型化は、もともと非常にデリケートで慎重に扱わないと破壊されてしまう電子部品が、さらにもっと壊れやすくなり、より慎重に扱わなければならなくなったことは言うまでもない。
これら大容量化と小型化という、相反する要求に応えるために半導体メモリメーカー各社はメモリチップの薄型化、多段積層パッケージング化に取り組んできた。1枚のメモリチップの記憶容量にも限界があり、1枚あたり約4~8Gバイト程度の記憶容量という仕様になっているため、例えば128Gバイトの記憶容量の要求に対して少なくとも16枚のチップが必要となる。半導体装置を複数個組み込むとメモリ製品自体が大きくなってしまうため、1つの半導体装置のなかに薄いチップを積み上げることが大容量化と小型化という両方のニーズに答えられる手段となる。積み上げ方には、後述する図11や図12のような一方向の階段状にチップを積み上げる方式と、図13のようなVの字を横にしたように積層する場合等がある。
上記した半導体メモリの分野においては、これら積み上げられたデリケートで壊れやすいチップ表面の電極と、リードフレームや回路基板との電極間をボンディングワイヤで接合、配線しなければならないという使命がある。ここでは、これまで行われていたボンディング方法を説明する。例えば、図9のような回路基板とその上の3枚のチップが4段に積層されている半導体装置の場合、まず、各チップの電極上にバンプと呼ばれる突起電極を形成し、次に回路基板の電極上にボンディングワイヤをボールボンディングした後、ルーピング動作をおこないチップ電極上に形成したバンプ表面にボンディングワイヤをウェッジ接合する。このようなボンディング方法はBSOB(BALL STITCH ON BALL)方式、あるいは逆ボンディングと呼ばれている。これはデリケートで壊れやすいチップ電極に対し、バンプを形成することによりチップ破壊を防ぐという緩衝材のような効果を得ることを目的としている。このBSOBをチップ電極と回路基板を接続するために各々3回繰り返す。通常ではチップ電極上にバンプを形成することなく、チップ電極に直接ボールボンディングを行い、ルーピング動作を行った後、ボンディングワイヤを回路基板の電極にウェッジボンディングする順序である。このようなボンディング方法は正ボンディング方式と呼ばれている。一般的には正ボンディング方式にてチップ電極と回路基板を接続するが、近年の半導体パッケージの薄型化に伴い、ループ高さを低く制御する必要があるため、積層されたチップ上へのボンディング方式は逆ボンディング方式が採用されている。ボールボンディングはFAB形成後、ボール部とワイヤ部の間のネック部付近ではワイヤ特性上、ワイヤが直上し、急角度で曲げることは困難であるため、正ボンディング方式で上段にあるチップ電極にボールボンディングすると、さらに高い位置までが必要空間となり、半導体メモリの薄型化へ大きなマイナスとなってしまう。それゆえに、低い位置にある回路基板の電極から上段のチップ電極に逆ボンディングをする大きな理由のひとつである。なお、逆ボンディング方式に適したボンディングワイヤの条件として、デリケートなチップ電極を破壊しない軟らかさとバンプ上にウェッジ接合するため、バンプ表面並びにワイヤ表面の高い耐食性・耐酸化性を有することが挙げられる。従って、軟らかくかつ酸化しない金(Au)を主成分とする金(Au)ボンディングワイヤ及び金(Au)バンプが用いられている。
しかしながら、上記のボンディング方法ではチップ電極と回路基板の距離が長くなり、かつチップ電極と回路基板を1本のワイヤで接続しているため、チップ電極と回路基板を行き来する工数が必要となり生産性が低下する。また、ループ長さが長くなるため、ルーピング後のワイヤの直進性の制御等の問題が発生する。そこで、図10に示すようなチップ電極間をワイヤで接続した後にチップ電極と回路基板の電極を接続する方法(カスケードボンディング方式)が取り入れられた。カスケードボンディング方式について説明する。回路基板と3枚のチップが4段に積層されている半導体装置の場合、チップ上段から接続していく(最下段の回路基板を1段目、最上段のチップを4段目とする)。まず、3段目のチップ電極上にバンプを形成し、4段目のチップ電極にボールボンディングを行い、ルーピング動作をした後、3段目のチップ電極上に形成したバンプにボンディングワイヤをウェッジボンディングする。これで3段目と4段目のチップ電極が接続される。次に、2段目のチップ電極上にバンプを形成し、3段目のチップ電極上にあるウェッジボンディングが施されたバンプにボールボンディングを行う。ルーピング動作をした後、2段目のチップ電極上に形成したバンプ上にウェッジボンディングを行う。これで2段目、3段目、4段目のチップ電極が接続される。最後に、2段目のチップ電極上に形成されたウェッジ接合部を伴うバンプ上に、ボールボンディングを行い、ルーピング動作を経て、1段目の回路基板へボンディングワイヤをウェッジボンディングする。この結果、最上段のチップ電極から最下段の回路基板の電極まで直列に配線された状態となる。この方式の場合にも、ボンディングワイヤに求められる特性は逆ボンディング方式と同様、柔らかさと耐酸化性が求められるため、金(Au)ボンディングワイヤ及び金(Au)バンプが用いられている。
これらの方法で半導体装置の大容量化かつ小型化の要求は満たされたのであるが、今度は、これらの方法だと(1)バンプの形成、(2)ボールボンディング、(3)ウェッジボンディング、(4)ワイヤの引きちぎりという4工程のサイクルをチップの枚数分しなくてはならないため、近年さらなる大容量化に伴うチップの16段、32段といった超多段化に対して、64工程、128工程と工数が多くなりすぎて生産性が落ち、製造コストが非常にかかるという課題が生じている。そこで、ボンディング装置メーカーが中心となって改良したボンディング方法として、キャピラリウェッジボンディング(CWB:Capillary Wedge Bonding)という多段連続接合方式が提案されている。CWBとは、従来のボールボンディングではなく、最上段のチップ電極にウェッジボンディングした後、ルーピングして次の段のチップ電極にウェッジボンディングし、引きちぎることなく1本の同じワイヤを連続的に次の段のチップ電極に接続していき、最終的には回路基板の電極に接続するという方法である。この方法だと前記したバンプの形成やウェッジボンディング後のワイヤ引きちぎりとFAB形成してからのボールボンディングが省略できるため、工数を大幅に減らすことができる。具体的に言うと、チップ1枚につきウェッジボンディングのみの1工程となるので従来の工数が4分の1となり、バンプやFABを形成せず、連続的にボンディングできるため、ボンディング時間が著しく短縮できる。また、バンプやFABも形成しないためボンディングワイヤの使用量も大幅に削減できる。これにより生産性を著しく高め、製造コスト安くすることが可能となる(後述する図6は従来のボールボンディングの一例であり、図11及び図12はCWBの一例である。)。
上記の通り、ボンディング装置でCWB方法を用いることにより、多段積層チップの連続ボンディングの生産性を大幅に向上することができる。これは、すなわちハード面の改善であり、ソフト面であるボンディングワイヤは依然としてチップ電極にダメージを与えない金線を使用することが前提となる。上記の通りバンプやFABを形成しなくてよくなったものの、多段積層チップが必須となるとボンディングワイヤの使用量も大幅に増加するため、生産性は改善されたものの高価な金の使用は材料コストを上げ、トータルコストの上昇を招いてしまうという新たな課題が生まれた。
我々の課題は金を主成分としたボンディングワイヤに代わる、金と同等の特性を持ち、材料コストがかからないCWB方法に適用できるボンディングワイヤを開発することにある。改めてCWB方法による多段積層チップ電極の連続接合に必要なワイヤの条件をまとめると、(1)ウェッジ接合性が良好なこと(連続接合性、接合強度があること。)、(2)チップ電極にダメージを与えないこと、(3)線径が35μm以下の細いワイヤであること、(4)材料コストが高価でないこと、(5)CWBに限らないが、比抵抗が低いこと、等々が挙げられる。
例えば、特開2007-012776号公報(特許文献1)には、ボールの形成性や接合性を改善すると共に、ウェッジ接合の接合強度を高めることを可能にしたボンディングワイヤとして、銅を主成分とする芯材と、芯材の上に芯材と成分又は組成の一方又は両方の異なる導電性金属と銅とを含有する外皮層を有し、外皮層の厚さが0.001~0.02μm(1~20nm)であるボンディングワイヤが記載されている。また、特開2007-1297号公報(特許文献2)には、ボールの形成性や接合性を改善すると共に、ウェッジ接合の接合強度を高めることを可能にしたボンディングワイヤとして、銀、金、パラジウム、白金、アルミニウムのうちの1種以上を主成分元素とする芯材と、該主成分元素と異なる導電性金属を主成分とする外皮層を有し、外皮層の厚さが0.001~0.09μm(1~90nm)であるボンディングワイヤが記載されている。これらのボンディングワイヤは、いずれも外皮層の厚さ、芯材と外皮層との濃度勾配の領域等の厚さ、濃度分布の制御等によりウェッジ接合性等を高めているにすぎず、外皮層を有するボンディングワイヤ自体の特性には着目しておらず、その制御も行っていない。また、ここで言うウェッジ接合の対象相手はリードフレームや回路基板の電極、もしくは、チップ電極上のバンプであり、デリケートで壊れやすい薄型のチップ電極に直接ウェッジ接合する場合とは基本的に異なる。
また、国際公開第2013/129253号公報(特許文献3)には、パワー半導体素子の金属電極(素子電極)と基板等の金属電極(接続電極)とを金属ワイヤによって双方ともウェッジ接続したパワー半導体装置であって、金属ワイヤが直径50μm超2mm以下のAg又はAg合金ワイヤ、あるいはAg又はAg合金ワイヤの表面に3nm厚以上のPd、Au、Zn、Pt、Ni、Snの1種以上又はこれらの合金もしくはこれら金属の酸化物又は窒化物を有する被覆層を有するワイヤであるパワー半導体装置が記載されている。このパワー半導体装置では、金属ワイヤが素子電極と接続電極の双方にウェッジ接合されているものの、金属ワイヤは直径50μm超2mm以下の太線であり、線径が15~35μm程度の細線の金属ワイヤについては考慮されていない。また、このパワー半導体装置においては、素子電極の表面を覆う電極被覆層の構成金属及び厚さの選択等によりウェッジ接合性を高めているにすぎない。また、比較的大きな電力を扱うパワー半導体の電極は、メモリ等のデリケートで壊れやすい薄型のチップ電極とは根本的に異なる。
特開2007-012776号公報 特開2007-123597号公報 国際公開第2013/129253号公報
前述した通り、本発明者等の課題は、メモリ等の半導体装置のチップ薄型化、多段積層化のニーズを考慮し、金を主成分としたボンディングワイヤに代わる、金と同等の特性を持ち、材料コストがかからない多段積層チップの電極間を直接ウェッジボンディングする方法(CWB)に適用できるボンディングワイヤを開発することにある。繰り返しになるが、そのワイヤに必要な条件課題として、(1)ウェッジ接合性が良好なこと(連続接合性、接合強度があること。)、(2)チップ電極にダメージを与えないこと、(3)線径が35μm以下の細いワイヤであること、(4)材料コストが高価でないこと、(5)CWBに限らないが、比抵抗が低いこと、等々が挙げられる。
また、半導体装置を薄くするためにチップを多段積層化すると、図13のようなV字を横にしたような向きで、チップ電極部の下側がスペースになり、チップの下地(支え)がない箇所が発生する。下地が無い場合、キャピラリによる超音波印加が効かなくなり、チップに与える接合エネルギーが低下してしまい、接合強度が弱まってしまうことが判明した。多段であるがゆえに、各々の箇所に適した接合エネルギーを個別に設定する必要がある。接合エネルギーとは、安定した接合を得るため条件範囲であり、ウェッジ接合条件とは主に荷重、超音波印加、加熱温度である。接合箇所周辺の状況が個々に異なる場合、幅広い接合エネルギーの条件範囲が求められる。
本発明者らは、既存の金を主成分としないボンディングワイヤで試行錯誤を繰り返したが、既存ボンディングワイヤでは対応できる接合エネルギーの範囲が狭いため、連続ウェッジボンディングにおいて、低接合エネルギーすなわち、主にワイヤのつぶし量が小さい低荷重の場合は、接合強度が弱く、次のルーピング途中で接合界面にワイヤ剥れ(リフト)が生じてしまい、反対に高接合エネルギー(ワイヤつぶし量が大きく、高荷重)だとチップ損傷が生じ、ワイヤが非常に薄く変形されるため、次のルーピング途中で、接合部の薄い箇所でワイヤ切れが生じてしまうことが判明した。
本発明は、半導体メモリ等の薄くて多段積層されたチップ電極間を連続的に良好にウェッジ接合でき、チップ電極にダメージを与えない、接合エネルギー条件範囲の広く、比抵抗が低い、材料コストがかからないボンディングワイヤを提供することにある。また、その製造方法及びそのボンディングワイヤを用いた半導体ワイヤ接合構造、半導体装置を提供することにより課題を解決する。
本発明者らが上記のウェッジ接合の問題を解決するために、ボンディングワイヤについて鋭意研究、試行錯誤の上に至った結論として、ワイヤの圧縮応力を制御することが有効であることを見出した。圧縮応力とは、ワイヤが圧縮方向の力を受けて変形する時の単位面積あたりの強さ(力)の値であり、本発明ではワイヤ線径に対して60%圧縮(変形)させたときの圧縮応力が290MPa以上590MPa以下の範囲であれば課題が解決できることを見出した。
本発明の圧縮応力測定方法の詳細については、後述の段落[0050]~[0053]にて詳述するが、以下の式から算出される。
ワイヤの圧縮応力(MPa)=ワイヤ線径に対して60%変形時にかかる力(N)/(円周率×ワイヤ線径(mm)/2)×圧子直径(mm))
なお、圧縮応力は圧縮試験機において自動計算される値を用いてもよい。圧子直径とは圧縮試験機についている圧子の直径のことである。円周率は3.14を用いる。
本発明の基本的な考え方として、上記圧縮応力の範囲に収まり、比抵抗が低く、安価であるという条件から、Ag線又はCu線をベースに、これらのワイヤの表面に軟らかいAuを被覆するというワイヤ構造に着目した。
本発明の金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤであって、前記金被覆ボンディングワイヤの線径に対して60%変形させたときの圧縮応力が290MPa以上590MPa以下であることを特徴とする。
本発明の金被覆ボンディングワイヤの製造方法は、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤの製造方法であって、前記金被覆ボンディングワイヤの線径に対して60%変形させたときの圧縮応力を290MPa以上590MPa以下とすることを特徴とする。
本発明の半導体ワイヤ接合構造は、銀又は銅を主成分として含む芯材と金を主成分とする被覆層とを有する金被覆ボンディングワイヤと、半導体チップの電極と、前記ワイヤと前記電極とが接合されたウェッジ接合部と、を有する半導体ワイヤ接合構造であって、前記金被覆ボンディングワイヤは、被覆層の膜厚が5nm以上200nm以下であり、かつワイヤ線径に対して60%変形させたときの圧縮応力が290MPa以上590MPa以下であることを特徴とする。
本発明の半導体装置は、少なくとも1つの第1電極を有する1つ又は複数の半導体チップと、少なくとも1つの第2電極を有するリードフレーム及び回路基板から選ばれる回路基材と、前記半導体チップの第1電極と前記回路基材の第2電極との間、及び前記複数の半導体チップの第1電極間から選ばれる少なくとも1つを電気的に接続すると共に、前記第1電極と前記第2電極、又は前記複数の第1電極の少なくとも一方にウェッジ接合された金被覆ボンディングワイヤとを具備する半導体装置であって、前記金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有し、前記金被覆ボンディングワイヤの圧縮応力が290MPa以上590MPa以下であることを特徴とする。
本発明の金被覆ボンディングワイヤ及びその製造方法によれば、その圧縮応力を290MPa以上590MPa以下とすることによって、多段積層チップ電極のような個々の接合箇所により接合エネルギー条件が異なる連続ウェッジ接合時においても、半導体チップ電極等に損傷を与えることなく、安定なウェッジ接合強度を得ることが可能となる。また、本発明の半導体装置によれば、そのような金被覆ボンディングワイヤを用いることにより、トータルコストを抑えた安価で、薄くて、記憶容量の大きな半導体メモリ等を提供できる。
本発明は上記の効果以外にも、当然ながら通常の半導体チップ電極へのボールボンディング、基板回路やリードフレーム等へのウェッジボンディングにおいても、接合安定性、接合信頼性等に効果がある。
実施形態の金被覆ボンディングワイヤを示す縦断面図である。 実施形態の金被覆ボンディングワイヤを示す横断面図である。 実施形態の金被覆ボンディングワイヤの変形例を示す縦断面図である。 実施形態の金被覆ボンディングワイヤの変形例を示す横断面図である。 実施形態のボンディングワイヤの圧縮応力試験における圧痕形状を示す図である。 実施形態の半導体装置の樹脂封止する前の段階を示す断面図である。 実施形態の半導体装置の樹脂封止した段階を示す断面図である。 実施形態の半導体装置における半導体チップの電極に接合された金被覆ボンディングワイヤのウェッジ接合部を示す断面図である 従来の多段積層された半導体チップのワイヤ接続構造の一例を示す図である。 従来の多段積層された半導体チップのワイヤ接続構造の他の例を示す図である。 実施形態の半導体装置の第1の変形例を示す断面図である。 実施形態の半導体装置の第2の変形例を示す断面図である。 半導体チップの多段積層構造を有する半導体装置の一例を示す断面図である。
以下、本発明の実施形態の金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置について、図面を参照して説明する。各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率、縦寸法と横寸法との比率等は現実のものとは異なる場合がある。また、本明細書における圧縮応力(MPa)は、1kgf/mm=9.8MPaの換算式に基づく値を用いる。
(金被覆ボンディングワイヤ及びその製造方法)
実施形態の金被覆ボンディングワイヤ1は、図1及び図2に示すように、銀(Ag)又は銅(Cu)を主成分とする芯材2と、芯材2の表面に設けられ、金(Au)を主成分として含む被覆層3とを有する。実施形態の金被覆ボンディングワイヤ1は、図3及び図4に示すように、さらに芯材2と被覆層3との間に設けられた中間金属層4を有していてもよい。中間金属層4は、パラジウム(Pd)、白金(Pt)、及びニッケル(Ni)から選ばれる1つの金属を主成分とする。
実施形態の金被覆ボンディングワイヤ1は、線径に対して60%変形させたときに、290MPa以上590MPa以下の圧縮応力を有している。金被覆ボンディングワイヤ1の圧縮応力は、それを半導体チップの電極、回路基板やリードフレーム等の回路基材の電極にウェッジ接合
する際のワイヤの変形量、電極への接合性等に影響を及ぼす。このような点に対して、290MPa以上590MPa以下の圧縮応力を有する金被覆ボンディングワイヤ1を用いることによって、ウェッジ接合時に半導体チップ等に損傷を与えることなく、安定なウェッジ接合性やウェッジ接合強度を得ることができる。これによって、特に多段に積層された半導体チップの電極間をCWBにより1本のボンディングワイヤで個々の接合箇所によって条件の異なる接続エネルギーで連続接続する際に、チップ損傷を生じさせることなく、十分なウェッジ接合強度を得ることが可能になる。
圧縮応力の範囲を定めた臨界的意義について説明する。金被覆ボンディングワイヤ1の圧縮応力が290MPa未満であると、ウェッジ接合時のエネルギー、具体的には印加される超音波及び荷重により過度に変形するため、電極に対するワイヤ接合部のワイヤ潰れ幅が大きくなりすぎる。潰れたワイヤの一部が電極の外側にはみ出すと、隣接するワイヤ接合部と接触してショート不良が生じやすくなる。また、ワイヤ接合部が潰れすぎて接合しているワイヤが薄くなり、ボンディングツール(キャピラリ)でループを形成する際に接合部のワイヤの断線等が生じやすくなる。特に、半導体チップの電極間をCWBにより1本のボンディングワイヤで連続接続する際に、ワイヤ接合部のワイヤ潰れ幅やワイヤ厚さが不安定になりやすい。今度は反対に、このような問題を回避するために低接合エネルギーでウェッジ接合を行うと、接合部のワイヤの変形が不十分となり、ウェッジ接合強度が弱くなって、次のループ形成中に接合界面でワイヤ剥れが生じやすくなる。なお、このような接合強度を評価する手段としてプルテストがあり、ワイヤ剥がれはリフトと呼ばれ、ワイヤと電極との接合界面で剥がれが起きる可能性を評価するバロメータとなる。金被覆ボンディングワイヤ1の圧縮応力は340MPa以上であることが好ましい。
一方、金被覆ボンディングワイヤ1の圧縮応力が590MPaを超えると、ウェッジ接合を高接合エネルギーで行っても、ワイヤが変形しにくく、ワイヤ接合部の接合面積が低下してしまい、接合強度が弱くなり、次のループ形成中に接合界面でワイヤ剥れが生じやすくなる。これも前記のプルテストではリフトが生じる。よって、金被覆ボンディングワイヤ1の圧縮応力は540MPa以下であることが好ましく、さらに490MPa以下であることがより好ましい。すなわち、290MPa以上590MPa以下の圧縮応力を有する金被覆ボンディングワイヤ1を用いることによって、広いウェッジ接合条件下で安定したウェッジ接合が可能となる。
金被覆ボンディングワイヤ1の圧縮応力に関しては、後に詳述するように、芯材2を構成する金属材料(銀系材料又は銅系材料)の組成、芯材2の組成や熱処理、被覆層3や中間金属層4の厚さ、ボンディングワイヤ1の線径、ボンディングワイヤ1に施される熱処理条件等を適切に制御することによって、290MPa以上590MPa以下の圧縮応力を得ることができる。ただし、金被覆ボンディングワイヤ1の圧縮応力は、金被覆ボンディングワイヤ1の材質、製造工程、製造条件等に限定されるものではなく、上記した範囲内であればその特性を発揮するものである。
上述した金被覆ボンディングワイヤ1は、13μm以上35μm以下の線径(図1に示す直径D)を有することが好ましい。ワイヤ1の線径が13μm未満であると、半導体装置の製造時にボンディングワイヤ1を用いてワイヤボンディングを行った際に、強度や導電性等が低下してワイヤボンディングの信頼性等が低下するおそれがある。ワイヤ1の線径が35μmを超えると、電極に対するボンディング接合性、特にウェッジボンディング接合性が低下するおそれがある。例えば、狭ピッチ化された半導体装置の電極の開口面積は小さくなる。そのような狭ピッチ化された電極の開口面積内に、線径が35μmを超えるボンディングワイヤ1をウェッジボンディングすると、パッシベーション膜の破壊や隣接するボンディング部間でショートが生じるおそれがある。なお、パッシベーション膜とは、チップの最上層の絶縁膜であり、封止樹脂などに由来する外界の水分や金属イオンから内部を保護するための機能をもつ。そのために、チップの垂直断面から見ると、パッシベーション膜はチップの接合面より高い。ワイヤの線径が35μmを超えると、ボンディング時に接合部近くのワイヤ側面との接触や接合部で潰されたワイヤと接触することで、パッシベーション膜の破壊が生じてしまう。
芯材2は、実施形態のボンディングワイヤ1を主として構成するものであり、ボンディングワイヤ1の機能を担うものである。このような芯材2の主成分としては、銀又は銅が用いられる。ここで、銀又は銅を主成分として含むとは、芯材2が少なくとも50質量%以上の銀又は銅を含むことを意味する。芯材2として銀を主成分とする材料を使用する場合、芯材2は純銀により構成してもよいが、銀に添加元素を加えた銀合金により構成することが好ましい。また、芯材2として銅を主成分とする材料を使用する場合、芯材2は純銅により構成してもよいが、銅に添加元素を加えた銅合金により構成することが好ましい。純金属だと自己焼鈍(セルフアニール)を起こし柔らかくなりすぎるため製造工程においてハンドリングしにくいという欠点がある。合金化すると純金属よりもほどよく硬くなり、ボンディングワイヤを製造工程で扱いやすくなるという利点がある。またそれだけではなく、銀合金又は銅合金からなる芯材2を用いることによって、290MPa以上590MPa以下の圧縮応力を有する金被覆ボンディングワイヤ1が得やすくなるという利点もある。
原則としてワイヤ全体の圧縮応力を制御することが課題を達成するための最重要条件であるが、銀又は銅を主成分として含む芯材2は、ビッカース硬さ(Hv)が40以上80以下であることが好ましい。ここで言うビッカース硬さは、金被覆ボンディングワイヤ1の断面における芯材2のビッカース硬さである。芯材2のビッカース硬さが40以上80以下であるとき、290MPa以上590MPa以下の圧縮応力を有する金被覆ボンディングワイヤ1が得られやすくなる。すなわち、芯材2のビッカース硬さが40未満であると、金被覆ボンディングワイヤ1の圧縮応力が低くなりすぎ、290MPa以上の圧縮応力が得られにくくなる。芯材2のビッカース硬さが80を超えると、金被覆ボンディングワイヤ1の圧縮応力が高くなりすぎ、590MPa以下の圧縮応力が得られにくくなる。芯材2のビッカース硬さは45以上であることがより好ましく、また70以下であることがより好ましい。もちろん、目標とする圧縮応力が得られやすくなるというだけでなく、さらにこの範囲のビッカース硬さにすることによって、圧縮応力と硬さの相乗効果により、より一層ウェッジ接合性が高まる。なお、圧縮応力とビッカース硬さは必ずしも単純な比例関係にあるわけではない。
芯材2を銀合金で構成する場合、銀合金中の銀含有量は97質量%以上であることが好ましい。芯材2を構成する銀合金は、銅(Cu)、カルシウム(Ca)、リン(P)、金(Au)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)、ロジウム(Rh)、インジウム(In)、及び鉄(Fe)からなる群より選ばれる少なくとも1つの元素を含むことが好ましい。芯材2を構成する銀合金に添加する元素は、金被覆ボンディングワイヤ1の信頼性(耐腐食性)を高め、芯材2のビッカース硬さを高めることで自己焼鈍(セルフアニール)を防止する効果がある。自己焼鈍してしまうとワイヤが柔らくなりすぎ、製造工程でワイヤが取り扱いにくくなり、傷も付きやすくなってしまう。ただし、添加元素の含有量が多すぎると芯材2の比抵抗が増加し、芯材2、ひいては金被覆ボンディングワイヤ1としての電気伝導性が低下してしまう。添加元素の含有量は、ワイヤ1の全体量に対して、1質量ppm以上3質量%以下の範囲とすることが好ましい。
芯材2を構成する銀合金における添加元素の含有量が、ワイヤ1の全体量に対して1質量ppm未満であると、金被覆ボンディングワイヤ1の信頼性や芯材2の自己焼鈍抑制効果等を十分に得ることができないおそれがある。添加元素の含有量がワイヤ1の全体量に対して3質量%を超えると、金被覆ボンディングワイヤ1の比抵抗が増加する。添加元素の含有量は、金被覆ボンディングワイヤ1の比抵抗が2.3μΩ・cm以下の範囲となるように設定することが好ましい。
芯材2を銅合金で構成する場合、銅合金中の銅含有量は98質量%以上であることが好ましい。芯材2を構成する銅合金は、リン(P)、金(Au)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)、銀(Ag)、ロジウム(Rh)、インジウム(In)、ガリウム(Ga)、及び鉄(Fe)からなる群より選ばれる少なくとも1つの元素を含むことが好ましい。前述と同様に芯材2を構成する銅合金に添加する元素は、金被覆ボンディングワイヤ1の信頼性(耐腐食性)を高め、芯材2のビッカース硬さを高めることで自己焼鈍(セルフアニール)を防止する効果がある。自己焼鈍してしまうとワイヤが柔らかすぎになり、製造工程でワイヤが取り扱いにくくなるばかりでなく、ちょっとした衝撃でも傷が付きやすくなってしまう。ただし、添加元素の含有量が多すぎると芯材2の比抵抗が増加し、芯材2、ひいては金被覆ボンディングワイヤ1としての機能が低下する。添加元素の含有量は、ワイヤ1の全体量に対して、1質量ppm以上2質量%以下の範囲とすることが好ましい。
芯材2を構成する銅合金における添加元素の含有量が、ワイヤ1の全体量に対して1質量ppm未満であると、金被覆ボンディングワイヤ1の信頼性や芯材2の自己焼鈍抑制効果等を十分に得ることができないおそれがある。添加元素の含有量がワイヤ1の全体量に対して2質量%を超えると、金被覆ボンディングワイヤ1の比抵抗が増加する。添加元素の含有量は、金被覆ボンディングワイヤ1の比抵抗が2.3μΩ・cm以下の範囲となるように設定することが好ましい。
上述した銀や銀合金で構成した芯材2を用いた金被覆ボンディングワイヤ1において、圧縮応力は290MPa以上440MPa以下であることが好ましい。このような金被覆ボンディングワイヤ1を用いることによって、銀系の芯材2を用いた金被覆ボンディングワイヤ1のワイヤ特性を満足させつつ、ウェッジ接合性を高めることができる。また、上述した銅や銅合金で構成した芯材2を用いた金被覆ボンディングワイヤ1において、圧縮応力は440MPa以上590MPa以下であることが好ましい。このような金被覆ボンディングワイヤ1を用いることによって、銅系の芯材2を用いた金被覆ボンディングワイヤ1のワイヤ特性を満足させつつ、ウェッジ接合性を高めることができる。
実施形態の金被覆ボンディングワイヤ1は、上記した銀又は銅を主成分とする芯材2の表面に設けられた被覆層3を有する。被覆層3は金を主成分として含んでいる。ここで、金を主成分として含むとは、被覆層3が50質量%以上の金を含むことを意味する。金を主成分として含む被覆層3は、ワイヤの耐食性を向上させ、半導体チップの電極を構成するアルミニウム(Al)やアルミニウム合金(Al合金)、回路基板の電極を構成する金(Au)や金合金(Au合金)、リードフレームのインナーリードの表面に形成される銀(Ag)めっきや銀合金(Ag合金)めっき等と相性がよく、容易に拡散しやすいため、良好な接合強度、特に良好なウェッジ接合強度を示す。従って、表面に金を主成分として含む被覆層3を有するボンディングワイヤ1をウェッジ接合、特にCWBにより連続ボンディングした際に、ボンディングワイヤ1を良好な接合強度及び接合信頼性でウェッジ接合することができる。
被覆層3は、純金(金の含有量99.9%以上)で構成してもよいし、金に添加元素を加えた金合金により構成してもよい。被覆層3を構成する金合金は、アンチモン(Sb)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)、コバルト(Co)、ビスマス(Bi)からなる群より選ばれる少なくとも1つの元素を含むことが好ましい。被覆層3を構成する金合金に添加する元素は、金被覆層3の半導体チップ電極を構成するアルミニウム(Al)との接合信頼性の向上等に効果を示す。また、金被覆層3の膜厚は、5nm以上200nm以下であることが好ましい。金被覆層3の膜厚を5nm以上とすることによって、金被覆層3によるアルミニウム電極、金電極、銀めっき電極等に対するウェッジ接合性を十分に高めることができる。金被覆層3の膜厚が200nmを超えると、金被覆ボンディングワイヤ1の製造コストが上昇するために好ましくない。前述した通り、本発明品はボールボンディング用途でも使用することがあるので、金被覆層が200nmを超えるとFABが偏芯する等のボール形成性が落ちる可能性がある。また、金被覆層3の膜厚は20nmを超えることが好ましく、50nm以上がより好ましく、また150nm以下がより好ましい。
上述したように、実施形態の金被覆ボンディングワイヤ1は、図3及び図4に示すように、芯材2と被覆層3との間に設けられた中間金属層4を有していてもよい。中間金属層4は、パラジウム(Pd)、白金(Pt)、及びニッケル(Ni)から選ばれる1つの金属を主成分とする。このような中間金属層4を芯材2と被覆層3との間に設けることによって、信頼性(耐食性)が向上するだけでなく、高温時に芯材2の構成材料が被覆層3を超えてボンディングワイヤ1の表面に染み出すことを抑制することができる。例えば、芯材2の最表面に銅が露出すると酸化するおそれが大きくなり、また芯材2の最表面に銀が露出すると硫化するおそれが大きくなる。これらはいずれも金被覆ボンディングワイヤ1の電極に対する接合信頼性を低下させる要因となる。このような点に対して、中間金属層4を芯材2と被覆層3との間に設けることによって、高温雰囲気における銅や銀のワイヤ表面への染み出しを抑制でき、接合信頼性を向上させることができる。
中間金属層4は、純パラジウム、純白金、又は純ニッケルで構成してもよいし、またこれらを2種以上含む合金で構成してもよい。さらに、中間金属層4は、パラジウム、白金、及びニッケルから選ばれる1つの金属を主成分とし、それらに添加元素を加えたパラジウム合金、白金合金、又はニッケル合金により構成してもよい。
中間金属層4は、60nm以下の厚さを有することが好ましい。中間金属層4の厚さが60nmを超えると、金被覆ボンディングワイヤ1のFABのボール形成性等本来の特性を損ねるおそれがある。なお、上記した銅や銀がワイヤ表面に露出することを抑制する効果を十分に得るため、中間金属層4の厚さは1nm以上が好ましい。なお、実施形態の金被覆ボンディングワイヤ1は、上述した芯材2及び被覆層3、又は芯材2、被覆層3、及び中間金属層4のみにより構成されたものに限定されるものではない。実施形態の金被覆ボンディングワイヤ1は、必要に応じてこれら以外の構成、例えば、三層被覆、四層被覆等の構造をしていてもよい。
金被覆ボンディングワイヤ1の圧縮応力は、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤ1を張力がかからないように数センチ長さに切り出し、ワイヤ試料を用意する。ワイヤ試料が伸びたりたるんだりしないように考慮しながら、圧縮試験機(例えば、株式会社島津製作所製微小圧縮試験機 型番MCT-W-500)の平面試料台に横向きに置く。次に装置の設定として、試料形状は円形を選択し、圧子サイズはφ200μm、ワイヤの断面方向の変形量は線径の60%、また、線径に応じた最大荷重を設定する。例えば、最大荷重の設定は線径φ20μmの場合、3.5Nが目安となる。
次に、ワイヤが圧子の中央にくるようステージを移動させ、圧子にてワイヤ表面を圧縮し、ワイヤの圧縮応力を求める。装置によって圧縮応力値は自動計算で算出され、その値を用いても問題ない。計算式的には、ワイヤ線径の60%圧縮時にかかる力をワイヤが潰された断面積で除した値を用いている。ここで、断面積の求め方について説明する。ワイヤ表面を圧子で理想的な状態で均等に限りなく薄く潰した場合、潰れたあとのワイヤ形状(断面)は四角形となり、厚さは限りなく0に近づく。断面の横の長さは圧子の直径となり、縦の長さはワイヤの円周長さの半分の長さに限りなく近い値となる。よって、ワイヤの断面積は横×縦で求められるから、圧子の直径×(円周率×直径/2)となる。
具体例で言うと、ワイヤ線径20μmの60%圧縮とはワイヤを8μmの高さにつぶした地点でかかった力(N)を前記で定義した断面積(mm)で除する。すなわち、(圧子サイズ200μm=0.2mm)×(ワイヤの円周の長さの半分=(線径0.02mm×3.14/2)で力を除した値が圧縮応力となる。厳密に言うと、ワイヤを60%変形した地点では、ワイヤが完全に薄っぺらに潰れるわけではないので、断面積の縦の長さが円周の半分の長さになるというわけではないが、この断面積にて計算した測定値でも、厳密に60%変形時の断面積で計算した測定値でも、わずかな差であり、臨界的意義のある範囲を超えるほどの差が生じないため、本発明ではこの値での測定方法を採用する。圧縮応力を簡単な式で表すと以下となる。
ワイヤの圧縮応力(MPa)=ワイヤ線径に対して60%変形時にかかる力(N)/((円周率×ワイヤ線径(mm)/2)×圧子直径(mm))
また、注意点としてワイヤを圧縮した後、試験後のワイヤを採取し走査電子顕微鏡を用いて圧痕の形状を観察する。圧痕の状態が図5(添付のSEM像)のように、圧痕の長さが圧子の直径の±20%であること、ワイヤ長手方向を軸として潰れ幅が対称であることを確認する。これらの条件を満たさない場合は、正確な測定値でない可能性があるので、再測定を行う。測定値は3回測定した平均値とし、単位はMPaとする。なお、圧縮試験装置の出力単位がkgf/mmの場合、1kgf/mm=9.8MPaの換算式に基づいて換算した値を適用する。また、圧縮の変形量をワイヤ線径の60%にしたのは、ウェッジ接合における平均的なワイヤの潰し率が60%程度であるという理由による。
芯材2の断面におけるビッカース硬さは、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤを、数センチ長さに切り出し、ワイヤ試料を複数本用意する。ワイヤ試料が伸びたりたるんだりしないように考慮しながら、金属(Agめっきフレーム)板上に真っ直ぐかつ平坦に貼り付ける。その後、金属板ごとワイヤ試料を円筒状の型(かた)に金属板が円筒の底面となるように入れ、型内に埋め込み樹脂を流し込んで、その後、硬化剤を添加して樹脂を硬化させる。続いて、硬化させたワイヤ試料入りの円筒状の樹脂を、ワイヤの横断面が露出するように研磨器にて粗研磨する。その後、最終研磨によって切断面の仕上げをし、続いて、イオンミリングにより、研磨面の残留歪みを除去し、滑らかな表面を得る。なお、ワイヤ切断面がワイヤ長手方向と垂直になるようにイオンミリング装置を微調整する。硬さ試験機(一例:Mitutoyo製HM-220)の試料台にワイヤ試料の横断面(即ち、試料の研磨面)が試料台と平行になるように固定し、試験力0.001kgf、負荷時間4.0秒、保持時間10.0秒、除荷時間4.0秒、接近速度60.0um/秒の条件でワイヤ断面の中心近傍にビッカース硬度の測定を実施する。前記の硬度測定は5本実施し、その平均値を求める。
金被覆ボンディングワイヤ1において、芯材2を銀合金又は銅合金で構成した場合の添加元素のワイヤ1全体に対する含有量、被覆層3を構成する金のワイヤ1全体に対する含有量、被覆層3を金合金で構成した場合の添加元素のワイヤ1全体に対する含有量、中間金属層4を構成するパラジウム、白金、又はニッケルのワイヤ1全体に対する含有量、及び中間金属層4を合金で構成した場合の添加元素のワイヤ1全体に対する含有量は、以下のようにして測定するものとする。すなわち、まず、金含有量を算出するために、ボンディングワイヤ1を希硝酸に入れ、芯材2を溶解した後、溶解液を採取する。この溶解液に塩酸を加え、超純水で定容液とする。この定容液を用いて、ICP発光分光分析法(ICP-AES:Inductively Coupled Plasma Atomic Emission Spectroscopy)又は誘導結合プラズマ質量分析(ICP-MS:Inductively Coupled Plasma-Mass Spectrometry)で行うことにより、芯材2の添加元素の含有量を測定する。
被覆層3及び中間金属層4の厚さは、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤ1の表面から走査型オージェ電子分光(Auger Electron Spectroscopy:AES)分析装置(例えば日本電子社製、商品名:JAMP-9500F)により深さ方向に元素組成を分析する。AES分析装置の設定条件は、1次電子線の加速電圧10kV、電流50nA、ビーム径5μm、アルゴンイオンスパッタの加速電圧1kV、スパッタ速度2.5nm/分(SiO換算)とする。金被覆ボンディングワイヤ1の表面から深さ方向に芯材の主成分の検出濃度が50原子%以上になる位置まで分析し、金と銀又は銅の合計に対する金の平均濃度を求める。中間金属層4を設けている場合、中間金属層4の主構成元素Mと金と銀又は銅の合計に対する金及び元素Mの平均濃度をそれぞれ求める。
被覆層3は、ワイヤ1の表面から上記した銀又は銅と金との合計に対して金の割合が50.0原子%となる箇所までの領域として定義し、その領域の厚さを被覆層3の厚さとして求める。金の割合が50.0原子%となる箇所が芯材2と被覆層3との境界とする。中間金属層4は、上記した銀又は銅と金と元素Mの合計に対して、金の割合が50.0原子%となる箇所から元素Mの割合が50.0原子%となる箇所までの領域として定義し、その領域の厚さを中間金属層4の厚さとして求める。
次に、実施形態の金被覆ボンディングワイヤ1の製造方法について説明する。なお、実施形態の金被覆ボンディングワイヤの製造方法は、特に以下に示す製造方法に限定されるものではない。実施形態の金被覆ボンディングワイヤ1は、例えば芯材2となる銀又は銅を主成分とする線材表面に、金を主成分として含む層を形成することによりワイヤ素材を作製すると共に、金被覆ボンディングワイヤ1に求められる線径への伸線加工を施し、必要に応じて熱処理等を施すことにより得られる。また、中間金属層4を有する金被覆ボンディングワイヤ1の場合、例えば芯材2となる銀又は銅線材の表面に、中間金属層4となる層と金を主成分として含む層を順に形成することによりワイヤ素材を作製すると共に、金被覆ボンディングワイヤ1に求められる線径への伸線加工を施し、必要に応じて熱処理等を施すことにより得られる。
芯材2として銀又は銅を用いる場合には、所定の純度の銀又は銅を溶解させ、また銀合金又は銅合金を用いる場合には、所定の純度の銀を添加元素と共に溶解させるか、所定の純度の銅を添加元素と共に溶解させることによって、銀芯材材料又は銅芯材材料を得る。溶解には、アーク加熱炉、高周波加熱炉、抵抗加熱炉、連続鋳造炉等の加熱炉が用いられる。大気中からの酸素や水素の混入を防止する目的で、加熱炉の銀溶湯又は銅溶湯は真空あるいはアルゴン、窒素等の不活性ガス雰囲気に保持することが好ましい。溶解させた芯材材料は、加熱炉から所定の線径となるように連続鋳造で凝固させるか、溶融した芯材材料を鋳型に鋳造してインゴットを作り、そのインゴットをロール圧延する。必要に応じて熱処理を入れて、所定の線径まで伸線して銀線材又は銅線材(銀合金線材及び銅合金線材を含む)を得る。
銀線材又は銅線材の表面に金層や中間金属層4となる層を形成する方法としては、例えばめっき法(湿式法)や蒸着法(乾式法)が用いられる。めっき法は電解めっき法と無電解めっき法のいずれの方法であってもよい。ストライクめっきやフラッシュめっき等の電解めっきでは、めっき速度が速く、また金めっきに適用すると、金層の銀線材又は銅線材への良好な密着性が得られる。めっき法で金層や中間金属層4としてのパラジウム層、白金層、又はニッケル層に添加元素を含有させるためには、例えば上記電解めっきにおいて、金めっき液や中間金属層4の構成元素のめっき液に添加元素を含むめっき添加剤を含有させためっき液を使用する。この際、めっき添加剤の種類や量を調整することによって、被覆層3や中間金属層4中の添加元素量を調整することができる。
蒸着法としては、スパッタ法、イオンプレーティング法、真空蒸着法等の物理蒸着(PVD)や、熱CVD、プラズマCVD、有機金属気相成長法(MOCVD)等の化学蒸着(CVD)を利用することができる。これらの方法によれば、形成後の金被覆層や中間金属層の洗浄が不要であり、洗浄時の表面汚染等の懸念がない。蒸着法によって金層や中間金属層4としてのパラジウム層、白金層、又はニッケル層に添加元素を含有させる手法としては、添加元素を含有させた金ターゲットや中間金属層4の構成材料ターゲットを用いて、マグネトロンスパッタリング等によって金層や中間金属層を形成する手法がある。それ以外の方法を適用する場合も、金材料や中間金属層4の構成材料に所望の添加元素を含有させた原料を用いればよい。
また、その他の方法として、あらかじめ被覆する材料で管状のパイプのようなものを形成し、そこに芯材を挿入して製造するクラッド製法等もある。
伸線加工の加工率は、製造される金被覆ボンディングワイヤ1の最終線径や用途等に応じて決定される。伸線加工の加工率は、一般的には被覆した銀線材や銅線材を最終線径に加工するまでの加工率として90%以上であることが好ましい。この加工率は、ワイヤ断面積の減面率として算出することができる。伸線加工は、複数のダイヤモンドダイスを用いて、段階的に線径を縮小するように行うことが好ましい。この場合、ダイヤモンドダイス1つあたりの減面率(加工率)は5%以上15%以下が好ましい。
金層や中間金属層4の構成材料層を被覆した銀線材又は銅線材を最終線径まで伸線した後に、最終熱処理を実施することが好ましい。最終熱処理は、最終線径において、ワイヤ1内部に残留する金属組織の歪みを除去する歪み取り熱処理や必要とされるワイヤ特性を考慮して実行される。歪み取り熱処理は、必要とされるワイヤ特性、特にワイヤ1の圧縮応力を考慮して、温度及び時間を決定することが好ましい。その他、ワイヤ製造の任意の段階で、目的に応じた熱処理を施してもよい。このような熱処理としては、ワイヤの伸線過程での歪み取り熱処理、金層や中間金属層4の構成材料層を形成した後に密着性を上げるための拡散熱処理等がある。拡散熱処理を行うことで、芯材2と被覆層3との密着性等を向上させることができる。熱処理は、所定の温度に加熱された加熱雰囲気内にワイヤを通過させて熱処理を行う走間熱処理が、熱処理条件を調節しやすいために好ましい。走間熱処理の場合、熱処理時間はワイヤの通過速度と加熱装置内のワイヤの通過距離によって算出することができる。加熱装置としては電気炉等が使用される。ワイヤの表面酸化を抑制する場合には、N2やAr等の不活性ガスを流しながら加熱することも有効である。必要な場合、N2とH2の還元性のある混合ガスを用いる。
上述した金被覆ボンディングワイヤ1の製造工程において、芯材2を構成する金属材料(銀系材料又は銅系材料)の組成、被覆層3や必要に応じて形成される中間金属層4の構成材料や厚さ、ボンディングワイヤ1の線径等に応じて、熱処理条件等の製造条件を適切に制御することによって、290MPa以上590MPa以下の圧縮応力を得ることができる。例えば、芯材2は銀合金又は銅合金で構成することが好ましく、さらに銀合金又は銅合金中の添加元素量が多いほど圧縮応力が高くなる傾向がある。また、被覆層3の厚さが厚いほど圧縮応力が低くなる傾向がある。さらに、銅合金を使用した芯材2の方が銀合金を使用した芯材2より圧縮応力が高くなる傾向がある。
上述した金被覆ボンディングワイヤ1の構成材料等に基づく圧縮応力の傾向に基づいて、熱処理条件を選択することが好ましい。熱処理は、中間段階及び最終段階の両方で実施することが好ましい。最終熱処理に関しては、温度が高いほど圧縮応力が低くなる傾向がある。中間熱処理に関しても、温度が高いほど圧縮応力が低くなる傾向がある。これらの点を踏まえて、構成材料的に圧縮応力が高い傾向を示す材料を用いた場合には、中間熱処理温度を400℃以上600℃以下に設定し、また熱処理時間を0.2秒以上20秒以下とすることが好ましい。構成材料的に圧縮応力が低い傾向を示す材料を用いた場合には、中間熱処理温度を200℃以上400℃未満に設定し、また熱処理時間を0.2秒以上20秒以下とすることが好ましい。さらに、構成材料的に圧縮応力が高い傾向を示す材料を用いた場合には、最終熱処理温度を350℃以上650℃以下に設定し、また熱処理時間を0.01秒以上5秒以下とすることが好ましい。構成材料的に圧縮応力が低い傾向を示す材料を用いた場合には、最終熱処理温度を150℃以上350℃以下に設定し、また熱処理時間を0.01秒以上5秒以下とすることが好ましい。
なお、熱処理条件が同じであっても、熱処理装置の構造や芯材中の添加元素の種類や量によって、圧縮応力が影響されることもある。この点、本実施形態の金被覆銅ボンディングワイヤの製造工程において、最終熱処理にて、熱処理における伸び率を調整することで、ワイヤの圧縮応力を制御することが可能である。銅を主成分として含む芯材を構成材料とするワイヤの場合には、伸び率を5.0%以上20.0%以下に調整することが好ましく、8.0%以上20.0%以下がより好ましい。銀を主成分として含む芯材を構成材料とするワイヤの場合には、伸び率を1.5%以上15.0%以下に調整することが好ましく、2.0%以上11.0%以下がより好ましい。
伸び率はボンディングワイヤの引張試験によって得られた値とする。伸び率は、JIS-Z2241又はJIS-Z2201に準拠して測定することができる。例えば、引張実験装置(例えば、株式会社 TSE製オートコム)にて、長さ10cmのボンディングワイヤに速度20mm/min、ロードセル定格2Nで引っ張ったとき、破断に至ったときの伸張長さの割合として算出される。伸び率は、測定結果のばらつきを考慮し、5本の平均値を求めることが望ましい。
上記について補足説明する。本来であれば最終製品が狙いの圧縮応力の範囲に収まるように、圧縮応力を測定しながら最終熱処理条件を調整するのが理想的であるが、ここでは製造作業上の簡便化をはかるという観点から、計測しやすいワイヤの伸び率を圧縮応力のおおまかな目安として代用している。当然のことながら、伸び率を制御したからといって、必ずしも狙いの圧縮応力の範囲に収まるとは限らない。
(半導体装置)
次に、実施形態の金被覆ボンディングワイヤ1を用いた半導体装置について、図6ないし図8、図11、及び図12を参照して説明する。なお、図6は実施形態の半導体装置の樹脂封止する前の段階を示す断面図、図7は実施形態の半導体装置の樹脂封止した断面図、図8は実施形態の半導体装置における半導体チップの電極に接合された金被覆ボンディングワイヤ1のウェッジ接合部を示す断面図である。図11及び図12はそれぞれ実施形態の半導体装置の変形例を示す断面図である。
実施形態の半導体装置10(樹脂封止する前の半導体装置10X)は、図6及び図7に示すように、電極(基板電極)11を有する回路基板12と、回路基板12上に配置され、少なくとも1つの電極(チップ電極)13をそれぞれ有する複数の半導体チップ14(14A、14B、14C)と、回路基板12の電極11と半導体チップ14の電極13、及び複数の半導体チップ14の電極13間を接続するボンディングワイヤ15(金被覆ボンディングワイヤ1)とを備えている。回路基板12には、例えば樹脂材やセラミックス材等の絶縁基材の表面や内部に配線網を設けると共に、表面に配線網に接続された電極を設けたプリント配線板やセラミックス回路基板等が用いられる。
なお、図6及び図7は回路基板12上に複数の半導体チップ14を実装した半導体装置10を示しているが、半導体装置10の構成はこれに限られるものではない。例えば、半導体チップはリードフレーム上に実装されていてもよく、その場合には半導体チップの電極はリードフレームの内部端子(電極)として機能するインナーリードにボンディングワイヤ15を介して接続される。半導体チップ14の回路基板12やリードフレームに対する搭載数は、1つ及び複数のいずれであってもよい。ボンディングワイヤ15は、回路基板12の電極11と半導体チップ14の電極13、リードフレームと半導体チップの電極、及び複数の半導体チップ14の電極13間の少なくとも1つの接続に適用され、これらの接続(2つの電極)の少なくとも一方にウェッジ接合される。後述するように、回路基板12やリードフレーム上に複数の半導体チップ14を階段状に積層して実装した場合、複数の半導体チップ14間及び半導体チップ14と回路基板12との間を、1本のボンディングワイヤ15でCWBによるウェッジ接合で連続接続することも可能である。
図6及び図7に示す半導体装置10の複数の半導体チップ14のうち、半導体チップ14A、14Cは回路基板12のチップ実装領域にダイボンディング材16を介して実装されている。半導体チップ14Bは半導体チップ14A上にダイボンディング材16を介して実装されている。半導体チップ14Aの1つの電極13はボンディングワイヤ15を介して回路基板12の電極11と接続されており、他の1つの電極13はボンディングワイヤ15を介して半導体チップ14Bの電極13と接続されており、さらに他の1つの電極13はボンディングワイヤ15を介して半導体チップ14Cの電極13と接続されている。半導体チップ14Bの他の1つの電極13は、ボンディングワイヤ15を介して回路基板12の電極11と接続されている。半導体チップ14Cの他の1つの電極13は、ボンディングワイヤ15を介して回路基板12の電極11と接続されている。
半導体チップ14は、シリコン(Si)半導体や化合物半導体等からなる集積回路(IC)を備えている。チップ電極13は、例えば、少なくとも最表面にアルミニウム(Al)層、AlSiCu、AlCu等のアルミニウム合金層を有するアルミニウム電極からなる。アルミニウム電極は、例えばシリコン(Si)基板の表面に、内部配線と電気的に接続するようにAlやAl合金等の電極材料を被覆することにより形成される。半導体チップ14は、基板電極11及びボンディングワイヤ15を介して、外部デバイスとの間でデータ通信を行い、また外部デバイスから電力が供給される。
回路基板12の電極11は、回路基板12に実装された半導体チップ14の電極13とボンディングワイヤ15を介して電気的に接続されている。実施形態の半導体装置10において、ボンディングワイヤ15は上記した実施形態の金被覆ボンディングワイヤ1からなる。一部のボンディングワイヤ15において、その一端はチップ電極13にボール接合(第1接合)されており、他端は基板電極11にウェッジ接合(第2接合)されている。ボール接合とウェッジ接合は反対であってもよく、基板電極11にボール接合(第1接合)し、チップ電極13にウェッジ接合(第2接合)してもよい。複数の半導体チップ14の電極13間をボンディングワイヤ15で接続する場合も同様であり、その一端はチップ電極13にボール接合(第1接合)されており、他端は他のチップ電極13にウェッジ接合(第2接合)されている。なお、ボンディングワイヤ15で電気的に接合される半導体チップ14の電極13とは、半導体チップ14の電極にあらかじめ接合したバンプ(図示しない)も含むものとする。
ボンディングワイヤ15によるワイヤ接続は、例えば、ボンディングワイヤ15の一端を放電等により溶融し、表面張力等により球状に凝固させてFABを形成し、このFABを半導体チップ14の電極13にボール接合した後、ボンディングツール(キャピラリ)を引き上げてループを形成し、回路基板12の電極11にボンディングワイヤ15を押し当てた状態で超音波と荷重を印加してウェッジ接合する。図8に示すように、基板電極11にウェッジ接合部17を形成した後にボンディングワイヤ15を引きちぎることによって、1ヶ所の接続が終了する。半導体チップ14の電極13間(内蔵されているチップが異なる電極13同士)をボンディングワイヤ15で接続する場合も同様である。この後、複数の半導体チップ14及びボンディングワイヤ15を樹脂封止するように、回路基板12上に封止樹脂層18を形成することによって、半導体装置10が製造される。半導体装置とは具体的にいうと、ロジックIC、アナログIC、ディスクリート半導体、メモリ、光半導体等がある。
実施形態の半導体装置10においては、ボンディングワイヤ15として用いる金被覆ボンディングワイヤ1が290MPa以上590MPa以下の圧縮応力であれば、ボンディングワイヤ15を回路基板12の電極11や半導体チップ14の電極13、特にチップ電極13が接合に適していない、例えば下支えが無いなどの位置的条件に置かれても、広い超音波条件や荷重条件下で良好にウェッジ接合することができるため、半導体チップ14に損傷を与えることなく、安定なウェッジ接合強度を得ることができる。また、ウェッジ幅を適切な範囲に制御することができるため、狭ピッチ化された電極間でのショート等を抑制することができる。これらによって、ボンディングワイヤ15の電極および電極間の接続信頼性を向上させた半導体装置を提供することが可能になる。
次に、図11及び図12を参照して、他の半導体装置10について説明する。図11に示す半導体装置10は、回路基板12上に多段に積層された4つの半導体チップ14A、14B、14C、14Dを有している。これら半導体チップ14A、14B、14C、14Dは、それぞれの電極13が露出するように、階段状に積層されている。半導体チップ14A、14B、14C、14Dの電極13と回路基板12の電極11は、1本のボンディングワイヤ15で連続的に接続されている。すなわち、4個の電極13と基板電極11とは、CWBにより1本のボンディングワイヤ15で接続されている。なお、矢印はボンディング方向を示している。
具体的には、ボンディングツール(キャピラリ)に保持されたボンディングワイヤ15は、まず最上段の半導体チップ14Dの電極13にウェッジ接合される。次いで、ボンディングワイヤ15を引きちぎることなく、ボンディングツール(キャピラリ)を引き上げてループを形成しつつ、ボンディングワイヤ15を半導体チップ14Cの電極13上に移動させてウェッジ接合する。同様に、ボンディングワイヤ15を引きちぎることなく、ボンディングワイヤ15を半導体チップ14Bの電極13及び半導体チップ14Aの電極13に対して順にウェッジ接合する。半導体チップ14D、14C、14B、14Aの電極13にボンディングワイヤ15を順にウェッジ接合した後、同様に回路基板12の電極11にボンディングワイヤ15をウェッジ接合し、その後にボンディングワイヤ15を引きちぎる。このようにして、半導体チップ14A、14B、14C、14Dの電極13と回路基板12の電極11を、途中でボンディングワイヤ15を引きちぎることなく、1本のボンディングワイヤ15で連続的に接続する。
上述した4つのチップ電極13と基板電極11とに対して、1本のボンディングワイヤ15を連続的にウェッジ接合して電気的に接続することによって、ボール形成の回数とワイヤの引きちぎり回数を減らすことができるため、ボンディングスピードの高速化及びそれに基づく生産性の向上を実現することができる。連続的なウェッジ接合を実施するにあたって、ボンディングワイヤ15のウェッジ接合性が重要になる。このような点に対して、ボンディングワイヤ15として290MPa以上590MPa以下の圧縮応力を有する金被覆ボンディングワイヤ1を用いているため、連続的なウェッジ接合における電極13、11に対する接合性を高めることができる。従って、半導体チップ14に損傷を与えることなく、チップ電極13に対して広い接合条件下で良好にウェッジ接合することができる。よって、CWBを適用した半導体装置10の生産性や信頼性を高めることができる。
CWBを適用したワイヤボンディングは、図11に示す構造に限られるものではない。例えば、図12に示すように、最下段の回路基板12の基板電極11に対してはボンディングワイヤ15をボール接合してボール接合部19を形成し、ボンディングワイヤ15を引きちぎることなく、ボンディングワイヤ15を半導体チップ14A、14B、14C、14Dの電極13に順にウェッジ接合し、その後にボンディングワイヤ15を引きちぎるようにしてもよい。このようなCWBを適用した半導体装置10においても、ボンディングワイヤ15のウェッジ接合性の向上効果に基づいて、連続的なウェッジ接合性を高めることができ、CWBを適用した半導体装置10の生産性や信頼性を向上させることが可能になる。矢印はボンディング方向を示している。
実施形態の半導体装置10は、2つの電極間をボンディングワイヤ15で接続するにあたって、少なくとも一方の電極にウェッジ接合されていればよく、それによって実施形態の金被覆ボンディングワイヤ1によるウェッジ接合性の向上効果、それに基づくウェッジ接合の接合強度や接合信頼性の向上効果等を発揮させることができる。ただし、実施形態の金被覆ボンディングワイヤ1によるウェッジ接合性の向上効果をより効果的に発揮させるにあたって、ボンディングワイヤ15で接続する2つの電極のうち、少なくとも一方が半導体チップ14の電極13であることが好適であり、そのようなチップ電極13にウェッジ接合する半導体装置10であることが好適である。特に、実施形態の半導体装置10は、図11及び図12に示したように、CWBを適用してワイヤボンディングを実施した半導体装置に好適であり、そのような場合に良好なウェッジ接合性及びそれに基づく良好な接合強度や接合信頼性をより効果的に発揮させることができる。
次に、本発明の実施例について説明する。本発明は以下の実施例に限定されない。
(実施例の製造方法および属性)
表1に示す芯材を用意し、連続伸線にて中間線径0.2~0.5mmまで加工した後、金電解めっき浴中に芯材を連続的に送線しながら浸漬させ、電流密度0.15~2.00A/dmの電流にて金被覆層を形成した。
実施例16~19、21、31~36については、金被覆層を形成する前に表1に示す中間層を同様の電解めっき方法にて形成した。実施例1~19は、中間線径φ38μm~100μmまで、実施例22~36は、φ50μm~200μmまで中間伸線加工し、表1に示す中間熱処理温度(電気炉の設定温度)にて、送線速度0.20~1.00m/秒で熱処理を施した。熱処理は時間に換算すると約0.5~3秒となる。この後、表1に示す最終線径まで各々を伸線加工し、表1に示す伸び率を狙って、熱処理温度と送線速度を調整して最終熱処理を施した。このようにして実施例1~34の金被覆ボンディングワイヤを作製した。
これら完成した金被覆ボンディングワイヤについて、圧縮応力及び芯材断面のビッカース硬さを前述した方法で測定し、それらの結果を表1に示した。このようにして得た金被覆ボンディングワイヤを後述する特性評価に供した。
(比較例の製造方法及び属性)
比較例について説明する。圧縮応力が本発明の範囲外となるボンディングワイヤを比較例1~6、11~18に示し、金以外の被覆層を形成するボンディングワイヤを比較例10、19、20に示す。また、被覆層を形成しないボンディングワイヤを比較例7~9に示した。以上を変更した以外は、基本的に実施例と同様の製造方法で比較例1~20のボンディングワイヤを作製した。実施例と同様これらボンディングワイヤの圧縮応力及び芯材断面のビッカース硬さを前述した方法で測定し、結果を表1に示した。このようにして得たボンディングワイヤを後述する特性評価に供した。
(実施例、比較例のウェッジ接合性評価)
上記にて作製した試料のウェッジ接合評価について説明する。ウェッジ接合する相手は回路基板上の電極とチップ電極の2種類がある。詳細は後述するが、評価項目として連続ボンディングしたときに不具合が発生しないかどうか(連続ボンディング性)、ボンディングがきちんと接合されているかどうか(接合強度)、チップが損傷していないかどうか、の3つの評価を行う。評価結果を表1及び表2に示す。ただし、チップ損傷評価に関してはデリケートで壊れやすいチップ電極のみとした。
(ウェッジ接合評価の接合エネルギー)
前述した通り、特に多段積層したチップの電極にボンディングワイヤをウェッジ接合する時には、接合する位置やロケーション等によって、チップ割れを起こさずに、しっかりと接合させなければならないため、様々に異なる広範囲の接合条件が求められる。ワイヤの適応性をはかる指標として、接合エネルギーが評価方法として適しており、接合エネルギーの条件を広範囲に振っても、問題なく上記した3つの評価項目に合格できるかどうかを確認する。
接合エネルギーは大雑把に言うと、ワイヤの潰し率に依存する。例えば、ワイヤを大きく潰すためには、ワイヤへの荷重圧力、荷重時間、超音波等の条件を総合的に大きくしなければならない。ここでは、ワイヤ線径に対する潰し率((潰したワイヤ厚み/潰す前のワイヤ線径)×100)(%)によって、接合エネルギーを3つの水準に分ける。すなわち、ワイヤの潰し率が47%以上53%以下を低接合エネルギー、57%以上63%以下を中接合エネルギー、67%以上73%以下を高接合エネルギーと定義した。これら接合エネルギー条件はボンダー装置(キューリック・アンド・ソッファ社製IConn PLUS)にて調整した。
前記の通り、ウェッジ接合は、回路基板電極とチップ電極の2種類あり、回路基板の電極へのウェッジ接合は、下支えもしっかりしており、チップ電極に比べ、それほどの接合環境が異なる状況にならないため、ここでは高接合エネルギーのみの条件でウェッジ接合性を評価した。一方、チップ電極は様々な接合環境を強いられる可能性が高いため、低、中、高の3水準の接合エネルギーの条件でウェッジ接合性を評価した。
さらに、よりシビアでデリケートな多段層チップ電極の連続ウェッジボンディングの実装レベルに近い厳しい接合環境をシミュレートするため、表1で用いるチップは汎用チップに比べてAl電極の密着性を低下させたものを採用した。本チップの断面構造はSi基板上に絶縁膜(SiO膜)を有し、そのSiO膜上にAl膜を形成している。一方、汎用チップの断面構造はSi基板上に絶縁膜(TEOS:テトラエトキシシラン)を有し、絶縁膜とAl電極との間にTiN層を設けており、Al電極の密着性を向上させる構造をとる。本チップを採用することにより、チップ損傷又はチップ電極(パッド)の損傷(ウェッジ接合後のルーピング動作時にAl電極がチップから剥がれる現象)が発生しやすい状況及び条件となる。なお、電極厚みは0.8μm、電極の材質はAl-0.5%Cu、又はAl-1%Si-0.5%Cuとした。
(基板電極上のウェッジ接合の連続ボンディング性)
基板電極上へのウェッジ接合性については、チップ電極と基板電極(リードフレーム)との連続ワイヤボンディングにて評価した。ウェッジ接合条件は、前述した高接合条件にて、Agめっきリードフレームに対し36サイクル×2セットの合計72箇所ウェッジ接合した。ここでの1サイクルとはチップ電極上のボールボンディングからフレーム上へのウェッジ接合およびワイヤの引きちぎりまでをいい、このサイクルを36回連続して2セット行った。合計72回接合したうち、ウェッジ接合部の不着やワイヤ切れ等の不具合によって装置が停止しなかった場合は、連続ボンディング性が良好であるため「◎」と表記した。ウェッジ接合部の不具合による装置の停止回数が2回未満の場合は、量産工程で改善可能であるとして「○」と表記した。前記装置の停止回数が2回以上の場合は不良とみなし「×」と表記した。
(基板電極上のプルテスト=接合強度評価)
前記ワイヤボンディングでウェッジ接合した試料をボンドテスター(一例:デイジ社製、ボンドテスター4000型)を用いて、試料のウェッジ接合近傍にフックを掛けてプルテストを、前記の条件で行った試料の中から20ワイヤを無作為抽出にて実施し、リフト(破断モードの中のひとつ)の有無を確認した。ボンドテスターの設定条件はロードセルWP100、測定レンジ50%、テスト速度250μm/minとした。プルテストの破断モードにおいて、接合部のワイヤが基板から剥がれてしまうリフトの発生がない場合は良好ということで「◎」と表記した。リフトの発生数が3本未満の場合は量産工程で改善可能であるとし「○」と表記した。リフトの発生数が3本以上の場合は不良とし「×」と表記した。また、プル強度2gf未満が1本でも発生した場合においても不良とし「×」と表記した。
(チップ電極上のウェッジ接合性の連続ボンディング性)
本評価はAgめっきリードフレームに前記チップを搭載したデバイスを用いた。前記チップ上にCWB方式を用いて、360本(10本/サイクル×36サイクル)の連続ウェッジボンディングを実施した。1サイクルには前記ウェッジ接合条件(低接合エネルギー、中接合エネルギー、高接合エネルギーの3水準)を設けており、1サイクルあたり3本/ウェッジ接合条件×3水準のウェッジ接合を有する(最初の1本目のボンディングはボールボンディングで行っているため、ウェッジボンディング箇所は1サイクルで9本となる。)。従って、1チップあたりに各水準で接合されたワイヤは108本(ウェッジ接合数108ボンド=3本×36サイクル)となる。ウェッジボンディグ用のキャピラリ形状はH径:ワイヤ線径の1.2~1.3倍、CD径:ワイヤ線径の1.5~1.8倍、T:ワイヤ線径の3.5~3.8倍、FA:0°、OR径:4~12μm、表面仕上げMatte仕様を使用した。ウェッジ接合部の不着、Al膜の剥がれ、ワイヤ切れ等の不具合によって装置が停止しなかった場合は、各接合エネルギーでのウェッジ接合の連続ボンディング性が良好であるとし「◎」と表記した。各接合エネルギーでウェッジ接合部の不具合による装置の停止回数が5回未満の場合は、量産工程で改善可能であるとし「○」と表記した。前記装置の停止回数は5回以上の場合は当該接合エネルギーでのウェッジ接合性が不良であるとし「×」と表記した。
(チップ電極上のプルテスト=接合強度評価)
前記チップ上のウェッジ接合で作製した試料をボンドテスター(一例:デイジ社製、ボンドテスター4000型)にて、試料にフックを掛けて引っ張るプルテストを、接合エネルギー条件毎に108本の中から無作為に抽出した20ワイヤを実施し、破断モードを確認した。ボンドテスターの設定条件はロードセルWP100、測定レンジ50%、テスト速度250μm/minとした。プルテストの破断モードにおいて、接合部のワイヤがチップ電極から剥がれてしまうリフトの発生がない場合は、当該接合エネルギーでのウェッジ接合強度が良好であるとし「◎」と表記した。リフトの発生数が3本未満の場合は、量産工程での改善可能であるため「○」と表記した。リフトの発生数が3本以上の場合は、当該接合エネルギーでのウェッジ接合強度が不良であるとし「×」と表記した。
(チップ損傷評価)
本評価はAgめっきリードフレームに前記チップを搭載したデバイスを用い、前記チップ上にCWB方式にて、64本(16本/サイクル×4セット)の連続ボンディングを実施した。1サイクルには前記ウェッジ接合条件(低接合エネルギー、中接合エネルギー、高接合エネルギーの3水準)を設けており、1サイクルにつき5本単位で3つの接合エネルギー水準に振り分けた(前記と同様に最初の1本目はボールボンディングで行っているため、ウェッジボンディング箇所の合計は15本となる。)。1チップあたりに各水準で接合されたワイヤが20本(ウェッジ接合数20ボンド=5本×4セット)となる。ウェッジボンディグ用のキャピラリは段落[0095]と同じものを使用した。
ボンディングしたあと、チップ電極を溶解しチップ下地を露出させるため、ウェッジボンディングを行った試料を水酸化ナトリウム水溶液に30分程度浸し、ワイヤがチップから剥離したことを確認し、純水洗浄、アルコール洗浄、乾燥の順に試料を洗浄した後、露出したチップの下地(SiまたはSiO2)を光学顕微鏡にて各接合エネルギー水準で行った接合部を無作為に10箇所観察した。パッド(チップ電極)クラックがない場合は、当該接合エネルギーでのウェッジ接合性が良好であるとし「◎」と表記した。パッドクラックが1本でも発生した場合は、当該接合エネルギーでのウェッジ接合性が不良とし「×」と表記した。
表1及び表2のウェッジ接合性について、上記の連続ボンディング性、接合強度、チップ損傷の評価項目に不良「×」が1つでもあった場合には、多段積層構造での連続ウェッジ接合に対応できないと推定し、総合評価で不合格とした。また、「×」の評価がないものは総合評価で合格とした。
Figure 0007383798000001
Figure 0007383798000002
表2から、290MPa未満または590MPaを超える圧縮応力を有する金被覆ボンディングワイヤは、銀芯材を用いた場合(比較例1~6)も、銅芯材を用いた場合(比較例11~18)も、基板電極上やチップ電極上のウェッジ接合性が劣ることが分かる。さらに、金被覆層を形成していないボンディングワイヤや金以外の被覆層を被覆したボンディングワイヤにおいても、基板電極上やチップ電極上のウェッジ接合性が劣ることが分かる。特に比較例すべてのボンディンワイヤで、連続ボンディグ性、プルテスト、チップ損傷のいずれかの評価において、少なくとも1つ以上の不良「×」が生じているため、これらのワイヤでは連続多段ウェッジ接合を含むCWBでのボンディングワイヤに対する技術課題を克服するには至らないと考える。
これに対して、表1に示すように、290MPa以上590MPa以下の圧縮応力を有する実施例1~36の金被覆ボンディングワイヤは、いずれも基板電極及びチップ電極上のウェッジ接合性に優れていることが分かる。特にチップ電極上でのウェッジ接合性評価では、接合エネルギーが低・中・高の3水準混在しているウェッジ接合条件でも、連続ボンディグ性、プルテスト、チップ損傷の評価はいずれも良好であり、CWBでのソフト面(ボンディングワイヤ)での技術課題を克服するための十分な結果が得られたと結論づける。
本発明により、特に半導体メモリに代表される記憶容量の大容量化と小型化の相反する市場ニーズに対応し、材料コスト、生産コストを抑えたボンディングワイヤを提供できることは半導体産業やエレクトロニクス産業等の発展に大きく貢献できると考える。
1…金被覆ボンディングワイヤ、2…芯材、3…被覆層、4…中間金属層、10…半導体装置、11…基板電極、12…回路基板、13…チップ電極、14,14A,14B,14C,14D…半導体チップ、15…ボンディングワイヤ、16…ダイボンディング材、17…ウェッジ接合部、18…封止樹脂層、19…ボール接合部。

Claims (15)

  1. 銀又は銅を主成分として含む芯材と、
    前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤであって、
    前記金被覆ボンディングワイヤは、前記被覆層の膜厚が5nm以上200nm以下であり、かつ線径に対して60%変形させたときの圧縮応力が290MPa以上590MPa以下である、金被覆ボンディングワイヤ。
  2. 前記芯材の断面におけるビッカース硬さ(Hv)が40以上80以下である、請求項1に記載の金被覆ボンディングワイヤ。
  3. 前記芯材は97質量%以上の銀を含む銀合金からなり、かつ前記ワイヤの全体量に対して、1質量ppm以上3質量%以下の範囲で銅、カルシウム、リン、金、パラジウム、白金、ニッケル、ロジウム、インジウム、及び鉄からなる群より選ばれる少なくとも1つの金属を含む、請求項1又は請求項2に記載の金被覆ボンディングワイヤ。
  4. 前記芯材は98質量%以上の銅を含む銅合金からなり、かつ前記ワイヤの全体量に対して、リン、金、パラジウム、白金、ニッケル、銀、ロジウム、インジウム、ガリウム、及び鉄からなる群より選ばれる少なくとも1つの金属を1質量ppm以上2質量%以下の範囲で含む、請求項1又は請求項2に記載の金被覆ボンディングワイヤ。
  5. 前記金被覆ボンディングワイヤの線径が13μm以上35μm以下である、請求項1ないし請求項4のいずれか1項に記載の金被覆ボンディングワイヤ。
  6. さらに、前記芯材と前記被覆層との間に設けられた中間金属層を有し、前記中間金属層はパラジウム、白金、及びニッケルからなる群より選ばれる1つの金属を主成分とする、請求項1ないし請求項5のいずれか1項に記載の金被覆ボンディングワイヤ。
  7. 前記中間金属層は60nm以下の厚さを有する、請求項6に記載の金被覆ボンディングワイヤ。
  8. 半導体メモリ用である、請求項1ないし請求項7のいずれか1項に記載の金被覆ボンディングワイヤ。
  9. 銀又は銅を主成分として含む芯材と、
    前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤの製造方法であって、
    前記金被覆ボンディングワイヤの前記被覆層の膜厚を5nm以上200nm以下とし、かつワイヤ線径に対して60%変形させたときの圧縮応力を290MPa以上590MPa以下とする、金被覆ボンディングワイヤの製造方法。
  10. 銀又は銅を主成分として含む芯材と金を主成分とする被覆層とを有する金被覆ボンディングワイヤと、半導体チップの電極と、前記ワイヤと前記電極とが接合されたウェッジ接合部と、を有する半導体ワイヤ接合構造であって、
    前記金被覆ボンディングワイヤは、前記被覆層の膜厚が5nm以上200nm以下であり、かつワイヤ線径に対して60%変形させたときの圧縮応力が290MPa以上590MPa以下である、半導体ワイヤ接合構造。
  11. 2個以上の前記半導体チップと、前記2個以上前記半導体チップの電極と前記ワイヤとが順に接続された2個以上の前記ウェッジ接合部とを有する、請求項10に記載の半導体ワイヤ接合構造。
  12. 半導体メモリ用である、請求項10又は請求項11に記載の半導体ワイヤ接合構造。
  13. 少なくとも1つの第1電極を有する1つ又は複数の半導体チップと、
    少なくとも1つの第2電極を有するリードフレーム及び回路基板から選ばれる回路基材と、
    前記半導体チップの第1電極と前記回路基材の第2電極との間、及び前記複数の半導体チップの第1電極間から選ばれる少なくとも1つを電気的に接続する金被覆ボンディングワイヤと、
    前記第1電極又は前記第2電極と前記金被覆ボンディングワイヤとが接合されたウェッジ接合部とを具備する半導体装置であって、
    前記金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、膜厚が5nm以上200nm以下であり、金を主成分として含む被覆層とを有し、
    前記金被覆ボンディングワイヤのワイヤ線径に対して60%変形させたときの圧縮応力が290MPa以上590MPa以下である、半導体装置。
  14. 少なくとも1つの前記第1電極をそれぞれ有する複数の前記半導体チップを具備し、
    前記複数の半導体チップは前記第1電極が露出するように積層されており、
    前記金被覆ボンディングワイヤで前記複数の半導体チップの前記第1電極を順に接続する2個以上の前記ウェッジ接合部を有する、請求項13に記載の半導体装置。
  15. 半導体メモリ用である、請求項13又は請求項14に記載の半導体装置。
JP2022514302A 2020-04-10 2020-05-19 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置 Active JP7383798B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020071352 2020-04-10
JP2020071352 2020-04-10
PCT/JP2020/019809 WO2021205674A1 (ja) 2020-04-10 2020-05-19 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置

Publications (2)

Publication Number Publication Date
JPWO2021205674A1 JPWO2021205674A1 (ja) 2021-10-14
JP7383798B2 true JP7383798B2 (ja) 2023-11-20

Family

ID=78023082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022514302A Active JP7383798B2 (ja) 2020-04-10 2020-05-19 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置

Country Status (5)

Country Link
JP (1) JP7383798B2 (ja)
KR (1) KR20220150940A (ja)
CN (1) CN115398607A (ja)
TW (1) TWI817015B (ja)
WO (1) WO2021205674A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133361A (ja) 2001-10-23 2003-05-09 Sumiden Magnet Wire Kk ボンディングワイヤー
JP2013258324A (ja) 2012-06-13 2013-12-26 Tanaka Electronics Ind Co Ltd 半導体装置接続用アルミニウム合金細線
WO2016135993A1 (ja) 2015-02-26 2016-09-01 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
JP2019504472A (ja) 2015-11-23 2019-02-14 ヘレウス ドイチェラント ゲーエムベーハー ウント カンパニー カーゲー 被覆ワイヤ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198931A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd ワイヤボンディング方法
JP2007012776A (ja) 2005-06-29 2007-01-18 Nippon Steel Materials Co Ltd 半導体装置用ボンディングワイヤ
JP4722671B2 (ja) 2005-10-28 2011-07-13 新日鉄マテリアルズ株式会社 半導体装置用ボンディングワイヤ
TW201250013A (en) * 2011-06-15 2012-12-16 Tanaka Electronics Ind High strength and high elongation ratio of Au alloy bonding wire
WO2013129253A1 (ja) 2012-02-27 2013-09-06 日鉄住金マイクロメタル株式会社 パワー半導体装置及びその製造方法並びにボンディングワイヤ
JP6869920B2 (ja) * 2018-04-02 2021-05-12 田中電子工業株式会社 ボールボンディング用貴金属被覆銀ワイヤおよびその製造方法、ならびにボールボンディング用貴金属被覆銀ワイヤを使用した半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133361A (ja) 2001-10-23 2003-05-09 Sumiden Magnet Wire Kk ボンディングワイヤー
JP2013258324A (ja) 2012-06-13 2013-12-26 Tanaka Electronics Ind Co Ltd 半導体装置接続用アルミニウム合金細線
WO2016135993A1 (ja) 2015-02-26 2016-09-01 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
JP2019504472A (ja) 2015-11-23 2019-02-14 ヘレウス ドイチェラント ゲーエムベーハー ウント カンパニー カーゲー 被覆ワイヤ

Also Published As

Publication number Publication date
WO2021205674A1 (ja) 2021-10-14
TW202139306A (zh) 2021-10-16
CN115398607A (zh) 2022-11-25
TWI817015B (zh) 2023-10-01
KR20220150940A (ko) 2022-11-11
JPWO2021205674A1 (ja) 2021-10-14

Similar Documents

Publication Publication Date Title
KR101016158B1 (ko) 반도체 장치용 본딩 와이어
JP4866490B2 (ja) 半導体用銅合金ボンディングワイヤ
JP4637256B1 (ja) 半導体用ボンディングワイヤー
WO2011013527A1 (ja) 半導体用ボンディングワイヤー
JP5497360B2 (ja) 半導体用ボンディングワイヤー
JP7168779B2 (ja) パラジウム被覆銅ボンディングワイヤ、パラジウム被覆銅ボンディングワイヤの製造方法、これを用いた半導体装置及びその製造方法
JP5064577B2 (ja) ボールボンディング用ワイヤ
JP5343069B2 (ja) ボンディングワイヤの接合構造
KR101536554B1 (ko) 본딩용 와이어
WO2013018238A1 (ja) ボールボンディングワイヤ
JP5270467B2 (ja) Cuボンディングワイヤ
TWI401323B (zh) Wire with gold alloy wire
TWI812853B (zh) 線接合構造、使用於該線接合構造的接合線及半導體裝置
JP4130843B1 (ja) 高信頼性金合金ボンディングワイヤ及び半導体装置
JP5403702B2 (ja) 銅ボンディングワイヤ
JP7383798B2 (ja) 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置
TWI407515B (zh) Wire with gold alloy wire
JP5996853B2 (ja) ボールボンディング用ワイヤ
Oyamada et al. High-performance silver alloy bonding wire for memory devices
JPH0555580B2 (ja)
JPH1167811A (ja) 半導体素子用金銀合金細線
JPH0464121B2 (ja)
JPWO2015152197A1 (ja) 半導体装置用ボンディングワイヤ及びその製造方法
JP5293728B2 (ja) ボンディングワイヤ
US20040202568A1 (en) Gold alloy bonding wire for semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231108

R150 Certificate of patent or registration of utility model

Ref document number: 7383798

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150