JP7290201B2 - 量子デバイス - Google Patents

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Description

本発明は、量子デバイスに関する。
特許文献１には、量子状態を利用した量子チップをインターポーザにフリップチップ実装した量子デバイスが記載されている。このような量子デバイスを超電導状態で用いるためには、インターポーザの量子チップが実装されていない面を、冷却機能を有する試料台上に固定することが考えられる。この場合には、量子チップは、試料台からインターポーザを介して冷却され、所定の温度に保たれる。
国際公開第２０１８／２１２０４１号
上述した量子デバイスでは、インターポーザの片面を試料台による冷却に使用するため、引き出せる端子数に限界がある。一方で、量子チップを所定の温度に冷却しないと性能が得られないことから、冷却しつつ端子数の増加の両立が必要である。
本開示の目的は、このような課題を解決するためになされたものであり、端子数を確保しつつ、冷却機能を向上させることができる量子デバイスを提供することにある。
本開示にかかる量子デバイスは、量子状態を用いて情報処理を行う量子チップと、前記量子チップが実装されたインターポーザと、を備え、前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、前記インターポーザの一部は、前記試料台に接する。
本開示によれば、端子数を確保しつつ、冷却効果を向上させることができる量子デバイスを提供することができる。
実施形態１に係る量子デバイスを例示した断面図である。 実施形態１に係る量子デバイスを例示した分解斜視図である。 比較例に係る量子デバイスを例示した断面図である。 実施形態１の変形例１に係る接着層または接合層を例示した断面図である。 実施形態１の変形例２に係る量子チップと凹部の内面との間の空間を例示した断面図である。 実施形態１の変形例３に係る試料台の凹部及び抑え部材を例示した斜視図である。 実施形態１の変形例３に係る試料台の凹部及び抑え部材を例示した平面図である。 実施形態１の変形例４に係る冷却部材及びサーマルビアを例示した断面図である。 実施形態１の変形例５に係る試料台の凹部の底に形成された凹みを例示した断面図である。 実施形態１の変形例５に係る試料台の凹部の底に形成された凹みを例示した平面図である。 実施形態１の変形例６に係る試料台の凹部の底に形成された凹みを例示した断面図である。 実施形態１の変形例７に係る試料台の凹部の底に形成された凹みを例示した断面図である。 実施形態１の変形例８に係る試料台の凹部の底に形成された凹み及びピラーを例示した断面図である。 実施形態１の変形例９に係る試料台の凹部の底に形成された貫通孔を例示した断面図である。 実施形態１の変形例１０に係る試料台の凹部を例示した断面図である。 実施形態２に係る量子デバイスを例示した断面図である。 実施形態３に係る量子デバイスを例示した断面図である。 実施形態３に係る試料台の凹部及びザグリを例示した平面図である。 実施形態４に係る量子デバイスを例示した断面図である。 実施形態４の変形例に係るスペーサを例示した断面図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（実施形態１）
実施形態１に係る量子デバイスを説明する。図１は、実施形態１に係る量子デバイスを例示した断面図である。図２は、実施形態１に係る量子デバイスを例示した分解斜視図である。図１及び図２に示すように、量子デバイス１は、量子チップ１０と、インターポーザ２０と、を備えている。
量子チップ１０は、チップ基板１５と、配線層１６とを含んでいる。チップ基板１５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、チップ基板１５は、量子チップ１０が量子状態を用いた情報処理を行うことができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）等の他の電子材料を含んでもよい。また、単結晶である方が望ましいが、多結晶やアモルファスでも構わない。
チップ基板１５の形状は、例えば、板状であり、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第１面１１と呼び、他方の板面を第２面１２と呼ぶ。したがって、量子チップ１０及びチップ基板１５は、第１面１１と、第２面１２とを有している。例えば、第１面１１及び第２面１２は、矩形である。量子デバイス１において、第１面１１は、インターポーザ２０側に向いている。第１面１１は、インターポーザ２０にバンプＢＰによって実装されている。
配線層１６は、チップ基板１５の第１面１１側に設けられている。配線層１６は、例えば、ニオブ（Ｎｂ）等の超電導材料を含んでいる。なお、配線層１６に用いられる超電導材料は、例えば、ニオブ（Ｎｂ）に限らず、ニオブ窒化物、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、錫（Ｓｎ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及び、これらのうちの少なくともいずれかを含む合金でもよい。
配線層１６は、量子回路１７を含む。量子回路１７には、超電導材料がジョセフソン接合１７ａによって環状に接続されたループ回路１７ｂを有する共振器１７ｃが形成されている。ジョセフソン接合に用いる材料は、Ａｌが好ましいが、他の超電導材料でもよい。量子回路１７は、超電導における量子状態において、共振器１７ｃを用いた情報処理を行う。このように、量子チップ１０は、量子回路１７を含み、量子状態を用いた情報処理を行う。
配線層１６は、バンプＢＰを介して、インターポーザ２０に実装されている。よって、量子チップ１０は、インターポーザ２０にフリップチップ実装されている。
バンプＢＰは、上述した超電導材料を含んでもよい。バンプＢＰは、配線層１６と同じ超電導材料を含んでもよいし、配線層１６と異なる超電導材料を含んでもよい。また、バンプＢＰが複数の金属層を含む場合には、少なくとも１層は、超電導材料を含むことが好ましい。バンプＢＰは、Ｎｂ（量子チップ１０の配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔｉ／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップ１０の配線表面）／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップ１０の配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔａ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよい。また、Ａｌ及びＩｎを含むバンプＢＰの場合には、ＡｌとＩｎとの間の合金化を防ぐために、ＴｉＮをバリア層に用いてもよい。その場合には、バンプＢＰは、Ａｌ（量子チップ１０の配線表面）／Ｔｉ／ＴｉＮ／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／ＴｉＮ／Ｔｉ／Ａｌ（インターポーザ２０の配線表面）／Ｃｕを含む層状でもよい。ここで、Ｔｉは密着層である。好ましいフリップチップ接続は、Ｎｂ（量子チップ１０の配線）／Ｉｎ／Ｔｉ／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕ、または、Ｎｂ（量子チップ１０の配線）／Ｎｂ（インターポーザ２０の配線表面）／Ｃｕである。Ｃｕの厚みを、インターポーザ配線層２３の２［μｍ］厚に、２～１０［μｍ］の範囲で追加してφ１００［μｍ］のバンプを設けることが好ましい。
インターポーザ２０は、インターポーザ配線層２３及び２４と、インターポーザ基板２５と、貫通ビア（Ｔｈｏｕｇｈ Ｖｉａ、以下、ＴＶ２６と呼ぶ）を含んでいる。なお、図１では、図が煩雑にならないように、ＴＶ２６を省略している。
インターポーザ基板２５は、例えば、板状である。インターポーザ基板２５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、インターポーザ基板２５は、量子チップ１０を実装することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）、ガラス、セラミックス等の他の電子材料を含んでもよい。インターポーザ基板２５の表面は、シリコン酸化膜（ＳｉＯ２、ＴＥＯＳ膜等）で覆われていることが好ましい。インターポーザ基板２５及びインターポーザ２０は、量子チップ１０が実装された実装面２１と、実装面２１の反対側の反対面２２と、を有している。
ここで、量子デバイス１の説明の便宜のため、ＸＹＺ直交座標軸を導入している。インターポーザ２０の反対面２２に平行な面をＸＹ平面とし、反対面２２に直交する方向をＺ軸方向とする。＋Ｚ軸方向を上方とし、－Ｚ軸方向を下方とする。なお、上方及び下方は、説明の便宜のためであり、実際の量子デバイス１を使用する際の配置される方向を示すものではない。
例えば、インターポーザ２０の－Ｚ軸方向側に量子チップ１０が配置されている。量子チップ１０の＋Ｘ軸方向側に配置された配線層１６と、インターポーザ２０の－Ｚ軸方向側に配置された実装面２１とはバンプＢＰを介して接続されている。
インターポーザ配線層２３は、インターポーザ２０の実装面２１側、すなわち、インターポーザ２０の－Ｚ軸方向側に形成されている。インターポーザ配線層２３は、上述した超電導材料を含んでいる。インターポーザ配線層２３は、配線層１６と同じ超電導材料を含んでもよいし、配線層１６と異なる超電導材料を含んでもよい。例えば、インターポーザ配線層２３は、表面がＮｂ（０．１［μｍ］厚）、Ｎｂの下にＣｕ（２［μｍ］厚）、Ｃｕの下にＴｉを含むことが好ましい。例えば、インターポーザ基板２５がシリコンを含む場合には、インターポーザ２０の実装面２１側は、Ｎｂ／Ｃｕ／Ｔｉ／ＳｉＯ２／Ｓｉ（インターポーザ基板２５）という構成が好ましい。インターポーザ配線層２３は、バンプＢＰを介して、量子チップ１０の配線層１６に接続されている。
インターポーザ配線層２３は、単層でも多層でもよい。インターポーザ配線層２３は、磁場印加回路２３ａ及び読み出し部２３ｂを含んでもよい。磁場印加回路２３ａは、ループ回路１７ｂに印加する磁場を生成する。ループ回路１７ｂに磁場を印加することにより、量子回路１７を発信器として機能させることができる。読み出し部２３ｂは、量子回路１７から情報を読み出す。
インターポーザ配線層２４は、インターポーザ基板２５の反対面２２側、すなわち、インターポーザ２０の＋Ｚ軸方向側に形成されている。インターポーザ配線層２４は、上述した超電導材料を含んでもよい。インターポーザ配線層２４は、配線層１６及びインターポーザ配線層２３と同じ超電導材料を含んでもよいし、配線層１６及びインターポーザ配線層２３と異なる超電導材料を含んでもよい。また、インターポーザ配線層２４は、常電導材料を含んでもよい。常電導材料は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、及び、これらのうちの少なくともいずれかを含む合金である。例えば、インターポーザ配線層２４は、表面がＣｕ、Ｃｕの下にＴｉを含むことが好ましい。例えば、インターポーザ基板２５がシリコンを含む場合には、インターポーザ２０の反対面２２側は、Ｃｕ／Ｔｉ／ＳｉＯ２／Ｓｉ（インターポーザ基板２５）という構成が好ましい。
インターポーザ配線層２４は、単層でも多層でもよい。インターポーザ配線層２４は、量子チップ１０から情報を取り出すための端子２４ａを含んでいる。本実施形態の量子デバイス１では、反対面２２は、冷却機能を有する試料台３０に接しないようにしてもよい。これにより、反対面２２を、情報を取り出すための端子２４ａに最大限に活用することができる。
ＴＶ２６は、インターポーザ基板２５の実装面２１側から反対面２２側まで貫通する。インターポーザ配線層２３とインターポーザ配線層２４とは、ＴＶ２６によって接続されている。
ＴＶ２６は、上述した超電導材料を含んでもよい。ＴＶ２６は、配線層１６等と同じ超電導材料を含んでもよいし、配線層１６等と異なる超電導材料を含んでもよい。また、ＴＶ２６は、上述した常電導材料を含んでもよい。ＴＶ２６は、インターポーザ配線層２４と同じ常電導材料を含んでもよいし、インターポーザ配線層２４と異なる常電導材料を含んでもよい。例えば、ＴＶ２６は、φ５０［μｍ］の貫通孔の側壁にＳｉＯ２（例えば、熱酸化膜）を形成し、Ｔｉを密着層としてＣｕを充填されたものである。
試料台３０は、冷却機能を有する。例えば、試料台３０は、冷凍機によって、１０［ｍＫ］程度の極温度に冷却可能なコールドステージである。試料台３０は、例えば、Ｃｕ、Ｃｕ合金、Ａｌ等の金属を含むことが好ましい。Ａｌを含む試料台３０の場合には、アルマイト処理による絶縁化を施してもよい。本実施形態の量子デバイス１は、例えば、量子チップ１０の超電導材料として、Ｎｂを含む場合には９．２［Ｋ］以下、Ａｌを含む場合には１．２［Ｋ］以下の極低温における超電導現象を用いる。このため、このような極温度に冷却可能な試料台３０を用いる。
試料台３０には、凹部３１が形成されている。例えば、試料台３０の所定面３２には、凹部３１が形成されている。所定面３２は、例えば、＋Ｚ軸方向に面した上面である。凹部３１は、＋Ｚ軸方向側に開口している。上方から見て、凹部３１は、例えば、矩形である。
量子チップ１０は、上方からインターポーザ２０を透過させて見ると、凹部３１よりも小さい。一方、インターポーザ２０は、上方から見ると、凹部３１よりも大きい。量子チップ１０は、冷却機能を有する試料台３０に形成された凹部３１の内部に配置されている。一方、インターポーザ２０の一部は、試料台３０に接している。例えば、インターポーザ２０の量子チップ１０が実装された実装面２１の一部は、試料台３０の上面に接している。
インターポーザ２０の実装面２１における試料台３０に接した部分は、試料台３０との電気的導通を防ぐために、絶縁膜が形成されてもよいし、絶縁性のスペーサが配置されてもよい。また、実装面２１の試料台３０に接した部分は、インターポーザ配線層２３が形成されていなくてもよい。
インターポーザ２０の少なくとも一部を試料台３０に接触させることにより、インターポーザ２０を熱流路として用いることで量子チップ１０における量子回路１７を極低温に冷却し、超電導現象を利用することができる。また、量子チップ１０の第２面１２を凹部３１の内面に接触させれば、さらに、冷却性能を向上させることができる。量子チップ周囲の温度変化を低減する断熱性を向上させるため、量子チップ１０の周囲を真空状態または減圧雰囲気にすることが好ましい。
次に、比較例を説明する。その後で、比較例と対比させることにより、本実施形態の量子デバイス１の効果を説明する。図３は比較例に係る量子デバイスを例示した断面図である。図３に示すように、比較例の量子デバイス１０１は、量子チップ１１０及びインターポーザ１２０を有している。インターポーザ１２０の実装面１２１には、バンプＢＰを介して量子チップ１１０の第１面１１１が実装されている。インターポーザ１２０の反対面１２２には、試料台１３０の所定面１３２が接している。
比較例の量子デバイス１０１では、量子チップ１１０は、冷却機能を有する試料台１３０から、インターポーザ１２０を介して冷却される。また、量子チップ１１０の上方は、冷却機能を有する試料台１３０に囲まれていない。よって、量子チップ１１０を冷却する冷却性能をある一定程度から向上させることができない。また、インターポーザ１２０の反対面１２２を試料台１３０に接触させているため、端子１２４ａを実装面１２１に形成しなければならず、反対面１２２に端子１２４ａを形成することができない。よって、引き出せる端子１２４ａの数に限界がある。
比較例に対して、本実施形態の量子デバイス１では、量子チップ１０は、冷却機能を有する試料台３０の内部に配置されている。また、量子チップ１０の第２面１２は、試料台３０の凹部３１の内面に接している。なお、第２面１２の少なくとも一部が、凹部３１の内面に接してもよい。このような構成により、量子チップ１０を第２面１２側から試料台３０の熱伝導によって冷却することができ、冷却性能を向上させることができる。よって、量子チップ１０における量子回路１７を安定動作させることができる。
また、第２面１２が凹部３１の内面に移動可能に接することにより、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。
インターポーザ２０の少なくとも一部は、試料台３０に接しているので、インターポーザ２０を介して量子チップ１０を試料台３０の熱伝導によって冷却することができ、冷却性能を向上させることができる。
インターポーザ２０の反対面２２を、量子チップ１０から情報を取り出すための端子２４ａに最大限用いることができる。よって、情報取り出し端子数を増加させることができる。
（変形例１）
次に、実施形態１の変形例１を説明する。本変形例は、量子チップ１０と、凹部３１の内面との間に、接着層または接合層を有する。図４は、実施形態１の変形例１に係る接着層または接合層を例示した断面図である。図４に示すように、変形例１の量子デバイス１ａにおいて、量子チップ１０の第２面１２の少なくとも一部は、凹部３１の内面に接着または接合されてもよい。例えば、第２面１２は、ワニス、グリス等の接着層ＢＬによって、試料台３０に接着されてもよい。また、第２面１２は、チップ基板１５と試料台３０との間に形成された金属層等の接合層ＭＬによって接合されてもよい。このような構成とすることにより、量子チップ１０の設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
接着層ＢＬまたは接合層ＭＬは、第２面１２全面に配置されてもよいし、第２面１２の周辺部または第２面１２の中央部等、第２面１２の少なくとも一部に配置されてもよい。例えば、上方から見て、量子回路１７が形成された領域を避けるように、接着層ＢＬまたは接合層ＭＬを形成してもよい。接着層ＢＬが絶縁材料の場合には、キャパシタとして量子回路１７と共振し、全体的なエネルギを損失する恐れが考えられる。量子回路１７が形成された領域を避けるように接着層ＢＬを配置することにより、共振を抑制することができる。
また、接合層ＭＬが金属層のような導電性を有する場合には、量子チップ１０のグランド電位を、接合層ＭＬを介して試料台３０から取得するようにしてもよく、試料台３０で規定している電位を取得してもよい。
（変形例２）
次に、実施形態１の変形例２を説明する。本変形例は、量子チップ１０と、凹部３１の内面との間に空間を有する。図５は、実施形態１の変形例２に係る量子チップ１０と凹部３１の内面との間の空間を例示した断面図である。図５に示すように、変形例２の量子デバイス１ｂにおいて、量子チップ１０は、試料台３０に接触しなくてもよい。すなわち、量子チップ１０の第２面１２は、試料台３０の凹部３１の内面との間に空間を介して配置されてもよい。このような構成とすることにより、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。
（変形例３）
次に、実施形態１の変形例３を説明する。本変形例は、試料台３０の所定面３２上に抑え部材を有する。図６は、実施形態１の変形例３に係る試料台３０の凹部３１及び抑え部材を例示した斜視図である。図７は、実施形態１の変形例３に係る試料台３０の凹部３１及び抑え部材を例示した平面図である。図６及び図７に示すように、変形例２の量子デバイス１ｃにおいて、凹部３１は、試料台３０の所定面３２、例えば、試料台３０の上面に形成されている。そして、凹部３１の周辺における所定面３２上には、複数の抑え部材３３が設けられている。例えば、４つの抑え部材３３は、所定面３２上に設けられている。
インターポーザ２０の側面の少なくとも一部は、所定面３２上に設けられた抑え部材３３に接している。例えば、インターポーザ２０は、上方から見て矩形である場合には、複数の抑え部材３３は、インターポーザ２０における各角部の近傍の側面を平面部分で抑えている。このような構成とすることにより、複数の抑え部材３３は、インターポーザ２０の側面を対角部分で非連続的かつ平面部分で押さえつけることができる。よって、インターポーザ２０または抑え部材３３が低温で収縮した場合に、直線状にスライド移動することを可能とし、収縮を均等化することができる。
（変形例４）
次に、実施形態１の変形例４を説明する。本変形例は、インターポーザ２０の反対面２２上に冷却部材を有するとともに、インターポーザ２０の内部にサーマルビアを有する。図８は、実施形態１の変形例４に係る冷却部材及びサーマルビアを例示した断面図である。図８において、図が煩雑にならないように、インターポーザ２０のＴＶ２６を省略している。図８に示すように、変形例４の量子デバイス１ｄにおいて、インターポーザ２０の反対面２２は、冷却部材３４に接してもよい。冷却部材３４は、冷却機能を有している。例えば、冷却部材３４は、試料台３０に接続することによって冷却機能を有してもよい。このような構成とすることにより、インターポーザ２０の反対面２２は、冷却部材３４の熱伝導によって冷却することができ、冷却性能を向上させることができる。
また、インターポーザ２０は、サーマルビア２７を含んでもよい。サーマルビア２７は、インターポーザ基板２５の実装面２１に直交する方向に延びた部材でもよい。例えば、サーマルビア２７は、インターポーザ基板２５を貫通してもよい。このように、インターポーザ２０は、インターポーザ基板２５の実装面２１側から反対面２２側まで貫通したサーマルビア２７を含んでもよい。サーマルビア２７は、例えば、実装面２１に直交する方向に延びた中心軸を有する円柱状または角柱状等の柱状でもよい。サーマルビア２７は、実装面２１側と反対面２２側との間で熱を移動させることができる。
サーマルビア２７は、熱伝導性が高い材料を含むことが好ましい。サーマルビア２７は、上述の超電導材料を含んでもよい。サーマルビア２７は、配線層１６等と同じ超電導材料を含んでもよいし、配線層１６等と異なる超電導材料を含んでもよい。また、サーマルビア２７は、上述した常電導材料を含んでもよい。サーマルビア２７は、インターポーザ配線層２４等と同じ常電導材料を含んでもよいし、インターポーザ配線層２４等と異なる常電導材料を含んでもよい。また、サーマルビア２７は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。
サーマルビア２７は、冷却部材３４に接続させてもよい。このような構成とすることにより、量子デバイス１ｄの冷却性能を向上させることができる。なお、量子デバイス１ｄは、サーマルビア２７を設けず、冷却部材３４のみ設けてもよし、冷却部材３４を設けず、サーマルビア２７のみ設けてもよい。また、冷却部材３４及びサーマルビア２７の両方を設けてもよい。
また、図の吹き出しに示すように、サーマルビア２７は、実装面２１側の径よりも反対面２２側の径の方が大きいテーパが形成された部分を含んでもよい。すなわち、サーマルビア２７は、反対面２２側に向かってビア断面が大きくなる略円錐台状の部分を含んでもよい。テーパ形状を含むことで熱容量を増加させることができ、急激な温度変化を緩和することができる。よって、サーマルビア２７の温度に対する安定性を向上させることができる。また、冷却部材３４と接触させた場合には、冷却部材３４との熱的接合面積が増加する。よって、より効果的に熱移動を促進させることができる。なお、サーマルビア２７と貫通孔との界面において、常温から極低温に温度を変化させた場合に、界面の密着力が低下することがあり得る。例えば、熱収縮によりサーマルビア２７と貫通孔との界面において密着力以上の力がかかったり、低弾性率の材料を壁面に使用した場合には、極低温下において、弾性率が高くなる（分子が動かなくなる）ので、密着力を失ったりすることで剥離が発生する可能性がある。剥離してしまう場合は、サーマルビア２７の位置が動くことが想定されるが、テーパ形状を含むことで、上下の位置が移動しても、サーマルビア２７と貫通孔との界面での接触面を維持することができる。サーマルビア２７が移動する場合において、冷却部材３４との接触を維持させる凸形状をあらかじめ冷却部材３４に形成し、冷却部材３４とサーマルビア２７との接触を維持してもよい。
さらに、図の別の吹き出しに示すように、インターポーザ２０は、複数のサーマルビア２７を接続する共通の接続部材２８を含んでもよい。例えば、実装面２１に平行な板状の接続部材２８で複数のサーマルビア２７を接続させてもよい。接続部材２８は、熱伝導性が高い材料を含むことが好ましく、サーマルビア２７と同様の材料を含んでもよい。接続部材２８で接続された複数のサーマルビア２７は、熱容量を大きくすることができ、温度変化を抑制することができる。
また、接続部材２８で接続された複数のサーマルビア２７に、一定の電位を印加してもよい。例えば、グランド電位を印加してもよい。これにより、量子チップ１０またはインターポーザ２０は、グランド電位をサーマルビア２７からとることができる。なお、この場合には、サーマルビア２７及び接続部材２８は、熱伝導性が高く、導電性の材料を含むことが好ましい。
インターポーザ２０において、量子回路１７に接続された配線または信号線が実装された領域は、それ以外の領域よりも熱を発生する。よって、そのような領域のサーマルビア２７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。例えば、インターポーザ基板２５を上方から見て、量子チップ１０がインターポーザ２０の中央に実装された場合には、中央領域のサーマルビア２７の密度を、周辺領域のサーマルビア２７の密度よりも大きくする。また、インターポーザ２０において、量子回路１７からの信号を伝達するＴＶ２６の近傍でも、サーマルビア２７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。これにより、冷却性能を向上させることができる。
（変形例５）
次に、実施形態１の変形例５を説明する。本変形例は、試料台３０の凹部３１の底に凹みを有する。図９は、実施形態１の変形例５に係る試料台３０の凹部３１の底に形成された凹みを例示した断面図である。図１０は、実施形態１の変形例５に係る試料台３０の凹部３１の底に形成された凹みを例示した平面図である。図９及び図１０に示すように、変形例５の量子デバイス１ｅにおいて、凹部３１の底には凹み３５が形成されている。図１０に示すように、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きい。よって、量子回路１７が形成された領域１８は、凹み３５の領域に含まれている。量子チップ１０の第２面１２の周辺部は、凹部３１の底に接してもよい。量子チップ１０の第２面１２の中央部は、凹み３５を覆っている。
上方から見て、凹み３５の領域は、量子チップ１０よりも大きくてもよい。この場合には、量子チップ１０の第２面１２は、凹部３１の底に接しない。
量子デバイス１ｅでは、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、疑似的なキャパシタの生成を抑制し、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子回路１７の動作周波数に与える影響を低減することができる。
（変形例６）
次に、実施形態１の変形例６を説明する。本変形例は、量子チップ１０の第２面１２の周辺部を凹み３５の周囲に接着または接合する。図１１は、実施形態１の変形例６に係る試料台の凹部の底に形成された凹みを例示した断面図である。図１１に示すように、変形例６の量子デバイス１ｆでは、量子チップ１０の第２面１２の周辺部は、凹部３１の底に接着層ＢＬによって接着してもよいし、金属層等の接合層ＭＬによって接合してもよい。このような構成とすることにより、共振の影響を低減しつつ、量子チップ１０の設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
（変形例７）
次に、実施形態１の変形例７を説明する。本変形例は、量子チップ１０の第２面１２の周辺部と、凹み３５の周囲との間に空間を有する。図１２は、実施形態１の変形例７に係る試料台の凹部の底に形成された凹みを例示した断面図である。図１２に示すように、変形例７の量子デバイス１ｇでは、量子チップ１０の第２面１２の周辺部は、試料台３０に接触しなくてもよい。すなわち、量子チップ１０の第２面１２の周辺部は、凹部３１の底との間に空間を介して配置されてもよい。このような構成とすることにより、共振の影響を低減しつつ、極低温への温度変化によって生じる量子チップ１０及び試料台３０の収縮差による応力及びひずみを抑制することができる。
（変形例８）
次に、実施形態１の変形例８を説明する。本変形例は、凹み３５にピラーを有する。図１３は、実施形態１の変形例８に係る試料台の凹部の底に形成された凹み及びピラーを例示した断面図である。図１３に示すように、変形例８の量子デバイス１ｈにおいて、凹部３１の底には凹み３５が形成されている。そして、凹み３５には、１本または複数のピラー３６が設けられている。ピラー３６は、第１面１１及び第２面１２に直交する方向に延びている。ピラー３６の一端は、凹み３５の底に接続し、ピラー３６の他端は、量子チップ１０の第２面１２に接している。このように、量子チップ１０は、凹み３５の底から第１面１１に直交する方向に延びたピラー３６に接している。ピラー３６は、円柱でもよいし、柱状でもよい。１本または複数のピラー３６と、第２面１２とは、接着層ＢＬによって接着されてもよいし、金属層によって接合されてもよい。
量子デバイス１ｈでは、上方から見て、凹み３５の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。それとともに、ピラー３６は量子チップ１０の第２面１２に接するので、冷却性能を向上させることができる。
（変形例９）
次に、実施形態１の変形例９を説明する。本変形例は、試料台３０の凹部３１の底に貫通孔を有する。図１４は、実施形態１の変形例９に係る試料台３０の凹部３１の底に形成された貫通孔を例示した断面図である。図１４に示すように、変形例９の量子デバイス１ｉにおいて、凹部３１の底には貫通孔３７が形成されている。上方から見て、貫通孔３７の領域は、量子回路１７が形成された領域１８よりも大きい。よって、量子回路１７が形成された領域１８は、貫通孔３７の領域に含まれている。量子チップ１０の第２面１２の周辺部は、凹部３１の底に接してもよいし、凹部３１の底に接着または接合してもよい。量子チップ１０の第２面１２の中央部は、貫通孔３７を覆っている。
量子デバイス１ｉでは、上方から見て、貫通孔３７の領域は、量子回路１７が形成された領域１８よりも大きいので、量子回路１７が形成された領域１８と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップ基板１５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子回路１７の動作周波数に与える影響を低減することができる。
（変形例１０）
次に、実施形態１の変形例１０を説明する。本変形例は、極低温時において、量子チップ１０が凹部３１に嵌入する。図１５は、実施形態１の変形例１０に係る試料台３０の凹部３１を例示した断面図である。図１５に示すように、変形例１０の量子デバイス１ｊにおいて、量子チップ１０は、極低温時において、凹部３１に嵌入する。よって、量子チップ１０の側面は、凹部３１の内面に接している。これにより、量子チップ１０は、側面からの熱伝導により冷却されるので、冷却性能を向上させることができる。
なお、量子デバイス１ｊを室温から数［ｍＫ］の極低温まで冷却する際に、量子チップ１０、インターポーザ２０及び試料台３０は、体積変化を生じる。よって、予め、体積変化を考慮し、極低温時において、量子チップ１０の側面が凹部３１に接するようにする。また、量子チップ１０のグランド電位を、量子チップ１０の側面を介して試料台３０から取得するようにしてもよい。実施形態１の変形例１～１０のいくつかを適宜組み合わせてもよい。
（実施形態２）
次に、実施形態２に係る量子デバイスを説明する。本実施形態の量子デバイスにおいて、インターポーザ２０の側面は、凹部３１の内面に接している。図１６は、実施形態２に係る量子デバイスを例示した断面図である。図１６に示すように、本実施形態の量子デバイス２は、量子チップ１０と、インターポーザ２０と、を備えることは実施形態１と同様である。しかしながら、量子デバイス２では、インターポーザ２０の側面の少なくとも一部は、凹部３１の内面に接している。
このような構成とすることにより、インターポーザ２０の実装面２１は、試料台３０に接しなくてもよいので、実装面２１を最大限に活用することができる。例えば、実装面２１に最大限にインターポーザ配線層２３を形成することができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。また、実施形態１の変形例１～１０のいくつかを実施形態２の構成に組み合わせてもよい。
（実施形態３）
次に、実施形態３に係る量子デバイスを説明する。本実施形態の量子デバイスは、凹部３１にザグリが形成されている。図１７は、実施形態３に係る量子デバイスを例示した断面図である。図１８は、実施形態３に係る試料台３０の凹部３１及びザグリを例示した平面図である。図１７及び図１８に示すように、量子デバイス３において、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。よって、ザグリ３８は、段差面３９を含んでいる。
段差面３９は、例えば、所定面３２に平行である。段差面３９は、凹部３１の周りに形成されている。段差面３９は、凹部３１を囲んでいる。量子チップ１０は、凹部３１の内部に配置されている。インターポーザ２０の実装面２１の一部は、段差面３９に接している。
インターポーザ２０における実装面２１の段差面３９に接した部分は、段差面３９との電気的導通を防ぐために、絶縁膜が形成されてもよい。また、実装面２１の段差面３９に接した部分は、インターポーザ配線層２３が形成されていなくてもよい。
図１８に示すように、凹部３１は、量子チップ１０を配置できるように、４辺に空間を有するようにしてもよい。また、凹部３１は、４隅にＲまたは円形を追加した形状としてもよい。これにより、極低温まで冷却時の体積変化による応力及びひずみの発生を抑制することができる。特に、直角及び鋭角の形状による４隅の応力集中を避けることができる。
本実施形態の量子デバイス３では、インターポーザ２０は、ザグリ３８の内部に配置されるので、試料台３０に囲まれている。よって、冷却性能を向上させることができる。また、インターポーザ２０の実装面２１の一部は、段差面３９に接しているので、これによっても、冷却性能を向上させることができる。また、所定面３２と反対面２２との段差を小さくすることができるので、量子デバイス３の配置の自由度を向上させることができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。なお、実施形態１の変形例１～１０のいくつかを実施形態３の構成に組み合わせてもよい。
（実施形態４）
次に、実施形態４に係る量子デバイスを説明する。本実施形態の量子デバイスは、ザグリ３８の側面にインターポーザ２０が接している。図１９は、実施形態４に係る量子デバイスを例示した断面図である。図１９に示すように、量子デバイス４において、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。
本実施形態の量子デバイス４において、インターポーザ２０の側面の少なくとも一部は、段差面３９と所定面３２との間のザグリ３８の側面に接している。そして、インターポーザ２０の実装面２１の一部は、段差面３９との間に空間を介して配置されている。これにより、インターポーザ２０の実装面２１は、試料台３０に接しなくてもよいので、実装面２１を最大限に活用することができる。これ以外の構成及び効果は、実施形態１～３の記載に含まれている。なお、実施形態１の変形例１～１０のいくつかを実施形態４の構成に組み合わせてもよい。
（変形例）
次に、実施形態４の変形例を説明する。本変形例は、インターポーザ２０の実装面２１と段差面３９との間にスペーサを有する。図２０は、実施形態４の変形例に係るスペーサを例示した断面図である。図２０に示すように、量子デバイス４ａにおいて、インターポーザ２０の実装面２１の一部は、段差面３９との間にスペーサＳＰを介して配置されている。すなわち、スペーサＳＰは、実装面２１と段差面３９との間に配置されている。スペーサＳＰは、熱伝導性が高い絶縁材料、例えば窒化アルミ、炭化ケイ素、サファイア、シリコン、アルミナなどを含むことが好ましい。
量子デバイス４ａは、スペーサＳＰを有しているので、量子チップ１０の設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。さらに、インターポーザ配線層２３を形成することにより、実装面２１を最大限に活用することができる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、複数の量子チップ１０が一つのインターポーザ２０に実装された量子デバイスも、本実施形態の技術的思想の範囲に含まれる。また、実施形態１～４及び各変形例の各構成を組み付けたものも、本実施形態の技術的思想の範囲に含まれる。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
量子状態を用いた情報処理を行う量子チップと、
前記量子チップが実装されたインターポーザと、
を備え、
前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
前記インターポーザの一部は、前記試料台に接した、
量子デバイス。
（付記２）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面の少なくとも一部は、前記凹部の内面に接した、
付記１に記載の量子デバイス。
（付記３）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記１に記載の量子デバイス。
（付記４）
前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
前記第２面は、前記凹部の内面との間に空間を介して配置された、
付記１に記載の量子デバイス。
（付記５）
前記凹部は、前記試料台の所定面に形成され、
前記インターポーザの前記量子チップが実装された実装面の一部は、前記所定面に接した、
付記１～４のいずれか１項に記載の量子デバイス。
（付記６）
前記インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記５に記載の量子デバイス。
（付記７）
前記インターポーザは、前記実装面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記６に記載の量子デバイス。
（付記８）
前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
前記反対面は、冷却機能を有する冷却部材に接した、
付記１～７のいずれか１項に記載の量子デバイス。
（付記９）
前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
前記インターポーザは、インターポーザ基板と、前記インターポーザ基板の前記実装面側から前記反対面側まで貫通したサーマルビアと、を含む、
付記１～８のいずれか１項に記載の量子デバイス。
（付記１０）
前記サーマルビアは、前記実装面側の径よりも前記反対面側の径の方が大きいテーパが形成された部分を含む、
付記９に記載の量子デバイス。
（付記１１）
前記インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記９または１０に記載の量子デバイス。
（付記１２）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記インターポーザに実装された第１面に直交する方向から見て、前記量子回路が形成された領域は、前記凹みの領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１３）
前記量子チップは、前記凹みの底から前記第１面に直交する方向に延びたピラーに接した、
付記１２に記載の量子デバイス。
（付記１４）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記インターポーザに実装された第１面に直交する方向から見て、前記量子回路が形成された領域は、前記貫通孔の領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１５）
前記量子チップの側面は、前記凹部の内面に接した、
付記１～１４のいずれか１項に記載の量子デバイス。
（付記１６）
前記凹部は、前記試料台の所定面に形成され、
前記インターポーザの側面の少なくとも一部は、前記凹部の内面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１７）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記インターポーザの前記量子チップが実装された実装面の一部は、前記段差面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１８）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記インターポーザの側面の少なくとも一部は、前記段差面と前記所定面との間の側面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１９）
前記インターポーザの前記量子チップが実装された実装面の一部は、前記段差面との間に空間を介して配置された、
付記１８に記載の量子デバイス。
（付記２０）
前記インターポーザの前記量子チップが実装された実装面の一部は、前記段差面との間にスペーサを介して配置された、
付記１８に記載の量子デバイス。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ、１ｊ 量子デバイス
２、３、４、４ａ 量子デバイス
１０ 量子チップ
１１ 第１面
１２ 第２面
１５ チップ基板
１６ 配線層
１７ 量子回路
１７ａ ジョセフソン接合
１７ｂ ループ回路
１７ｃ 共振器
１８ 領域
２０ インターポーザ
２１ 実装面
２２ 反対面
２３ インターポーザ配線層
２３ａ 磁場印加回路
２３ｂ 読み出し部
２４ インターポーザ配線層
２４ａ 端子
２５ インターポーザ基板
２６ ＴＶ
２７ サーマルビア
２８ 接続部材
３０ 試料台
３１ 凹部
３２ 所定面
３３ 抑え部材
３４ 冷却部材
３５ 凹み
３６ ピラー
３７ 貫通孔
３８ ザグリ
３９ 段差面
１０１ 量子デバイス
１１０ 量子チップ
１１１ 第１面
１１２ 第２面
１２０ インターポーザ
１２１ 実装面
１２２ 反対面
１２４ａ 端子
１３０ 試料台
１３２ 所定面
ＢＬ 接着層
ＢＰ バンプ
ＭＬ 金属層
ＳＰ スペーサ

Claims (10)

  1. 量子状態を用いた情報処理を行う量子チップと、
    前記量子チップが実装されたインターポーザと、
    を備え、
    前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
    前記インターポーザの一部は、前記試料台に接した、
    量子デバイス。
  2. 前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
    前記第２面の少なくとも一部は、前記凹部の内面に接した、
    請求項１に記載の量子デバイス。
  3. 前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
    前記第２面の少なくとも一部は、前記凹部の内面に接着または接合された、
    請求項１に記載の量子デバイス。
  4. 前記量子チップは、前記インターポーザに実装された第１面と、前記第１面の反対側の第２面と、を有し、
    前記第２面は、前記凹部の内面との間に空間を介して配置された、
    請求項１に記載の量子デバイス。
  5. 前記凹部は、前記試料台の所定面に形成され、
    前記インターポーザの前記量子チップが実装された実装面の一部は、前記所定面に接した、
    請求項１～４のいずれか１項に記載の量子デバイス。
  6. 前記インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
    請求項５に記載の量子デバイス。
  7. 前記インターポーザは、前記実装面に直交する方向から見て矩形であり、
    複数の前記抑え部材は、前記インターポーザにおける各角部の近傍の側面を平面部分で抑える、
    請求項６に記載の量子デバイス。
  8. 前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
    前記反対面は、冷却機能を有する冷却部材に接した、
    請求項１～７のいずれか１項に記載の量子デバイス。
  9. 前記インターポーザは、前記量子チップが実装された実装面と、前記実装面の反対側の反対面と、を有し、
    前記インターポーザは、インターポーザ基板と、前記インターポーザ基板の前記実装面側から前記反対面側まで貫通したサーマルビアと、を含む、
    請求項１～８のいずれか１項に記載の量子デバイス。
  10. 前記サーマルビアは、前記実装面側の径よりも前記反対面側の径の方が大きいテーパが形成された部分を含む、
    請求項９に記載の量子デバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE545246C2 (en) * 2022-03-10 2023-06-07 Scalinq Ab A packaging arrangement for a quantum processor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114608A (ja) 1998-10-06 2000-04-21 Idotai Tsushin Sentan Gijutsu Kenkyusho:Kk 回路基板の実装方法および回路基板の実装構造
JP4338683B2 (ja) 2005-08-18 2009-10-07 三菱電機株式会社 撮像システム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258457A (ja) * 1988-04-08 1989-10-16 Nec Corp 半導体集積回路の実装構造およびその製造方法
JPH04338683A (ja) * 1991-05-16 1992-11-25 Fujitsu Ltd 超伝導集積回路素子とその実装方法
JP6345535B2 (ja) * 2014-08-12 2018-06-20 国立研究開発法人産業技術総合研究所 実装基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114608A (ja) 1998-10-06 2000-04-21 Idotai Tsushin Sentan Gijutsu Kenkyusho:Kk 回路基板の実装方法および回路基板の実装構造
JP4338683B2 (ja) 2005-08-18 2009-10-07 三菱電機株式会社 撮像システム

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