KR20240014834A - 극저온 호환 양자 컴퓨팅 장치 및 극저온 호환 양자 컴퓨팅 장치 생성 방법 - Google Patents

극저온 호환 양자 컴퓨팅 장치 및 극저온 호환 양자 컴퓨팅 장치 생성 방법 Download PDF

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KR20240014834A
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Abstract

극저온 호환 양자 컴퓨팅 장치(100)는 기판 구조(10)를 갖는 마이크로전자 양자 컴퓨팅 구성요소(110); 기판 구조(10)를 관통하는 복수의 제1 접촉 요소(20-1) 및 복수의 전도성 피드스루(30)를 포함하고, 전도성 피드스루(30)는 기판 구조(10)의 제1 주 표면 영역(10-1) 상에서 마이크로전자 양자 컴퓨팅 구성요소(110)의 연관된 제1 접촉 요소(20-1)에 전기적으로 연결되고, 또한 복수의 제2 접촉 요소(20-2)를 갖는 추가 마이크로 전자 부품(120)을 포함하며, 기판 구조(10)의 제2 주 표면 영역(10-2) 상에서 전도성 피드스루(30)는 추가 마이크로 전자 부품(120)의 연관된 제2 접촉 요소(20-2)에 전기적으로 연결되고, 또한 전도성 피드스루(30)는 각각, 제1 및 제2 접촉 요소 사이에, 양자 컴퓨팅 작동 온도에서 초전도성인 제1 물질을 포함하고, 필링 요소(30-2)은 전기적으로 전도성인 제2 물질을 포함한다.

Description

극저온 호환 양자 컴퓨팅 장치 및 극저온 호환 양자 컴퓨팅 장치 생성 방법 {Cryo-compatible Quantum Computing Arrangement and Method for Producing a Cryo-compatible Quantum Computing Arrangement}
본 발명은 마이크로 전기 구성요소의 극저온 호환 배열체(cryo-compatible arrangement) 및 양자 컴퓨팅 애플리케이션을 위한 극저온 호환 배열체를 생성하는 방법에 관한 것이다. 극저온 호환 연결은 이것이 실온(RT) 이나 그 이하에서 약 -70 ℃ 까지 또는 약 -70 ℃(테스트 모드)에서 회로를 사전 테스트하는 데에 사용되며, 이 때 냉각되면 극저온 범위(동작 모드)에서 초전도 상태로 전환한다는 특징이 있다. 또한, 본 발명은 이온 트랩 온 칩(이온 트랩 칩)에서 이온(이온 큐비트)을 제어하기 위한 3차원 집적 구조 및 양자 컴퓨팅 애플리케이션을 위한 이종 마이크로 전자 구성요소의 극저온 호환 수직 시스템 통합을 위한 접근 방식에 관한 것이다.
양자 컴퓨터 또는 양자 컴퓨팅의 경우 이온, 이온 큐비트 또는 큐비트는 배선 기술을 사용하여 적절한 제어/판독 시스템과 통합된다. 필요한 극저온 호환 통합 방법 또는 통합 구조의 경우, 선행 기술의 솔더 연결은 이들이 큐비트의 열화, 예를 들어, Josephson 접합에 기반한 초전도 트랜스몬(초전도 전하 큐비트 유형) 없이 저온 처리가 가능하기 때문에 이용된다. 그러나 일반적으로 사용되는 이러한 솔더는 높은 I/O 수와 높은 배선 밀도와 동시에 최소 격리 거리의 요구 사항을 충족하지 않는다. 따라서 앞으로는 양자 컴퓨팅 구성 요소의 스케일링 또는 확장성에 중점을 두게 될 것이다.
따라서, 가능한 한 저렴하게 구현하고, 테스트하기 쉽고, (본질적으로 임의적으로) 확장 가능한 접촉 배열체를 포함하는 극저온 호환 양자 컴퓨팅 배열체, 및 그러한 극저온 호환 양자 컴퓨팅 배열체에 대한 해당 생산 프로세스에 대한 필요성이 대두되고 있다.이 목적은 독립항의 주제에 의해 해결된다.
본 출원의 유리한 실시 예 및 추가 개발은 종속항의 주제이다.
본 발명의 실시 예의 핵심 아이디어는 이종 마이크로 전자 구성요소 각각의 수직으로 통합된 배열의 인터커넥트 및/또는 피드스루, 예를 들어 TSV가 제1 접촉 요소와 제2 접촉 요소 사이에, 양자 컴퓨팅 작동 온도에서 초전도성인 제1 물질을 갖는 층 요소 및 전기 전도성인 제2 물질을 갖는 충진 요소를 포함하는, 극저온 호환 양자 컴퓨팅 배열체를 제공하는 것이다. 이것은 온도가 충분히 낮은 한, 일부 금속 화합물에 해당된다(예: mK 범위). 그러나 더 높은 온도에서 이미 초전도 상태로 전이하는 결정 변형이 있다. 이것은 예를 들어 β-텅스텐 변형의 경우이다. 텅스텐의 β 변형을 이용하려면, 예를 들어, TSV의 집적 배선은 예를 들어 질화 티타늄과 텅스텐을 포함하는 층 구조를 포함한다. 질화 티타늄 자체도 저온(약 1.6K)에서 초전도체가 된다.
일 실시 예에 따르면, 충진 요소는 기판 구조의 제1 및 제2 주 표면 영역 사이의 단면을 따라 전도성 피드스루의 각각의 볼륨의 적어도 50%(또는 적어도 70, 90 또는 99%)를 채운다. 충진 요소는 또한 각각의 볼륨을 완전히 채울 수 있다(= 층 요소와 함께 제공된 피드스루의 잔류 볼륨(20)).
그러나 본 발명의 방법에 따르면, 통합 배선의 조합을 사용하여, 양자 컴퓨팅 애플리케이션을 위한 마이크로 전기 구성요소는 3D TSV 기술(TSV = Through Silicon Via)을 통해 제어되며, 여기서 전도성 TSV 피드스루는 전기 전도성 재료 및 추가로 양자 컴퓨팅 작동 온도에서 초전도성 재료의 층 구조로 적어도 부분적으로 또는 완전히 채워진다. 텅스텐의 β 변형을 이용하기 위해, TSV의 통합 배선은 예를 들어, 질화티타늄과 같은 초전도 재료(또는 다른 초전도 재료와 함께) 및 텅스텐 또는 텅스텐 기반 재료와 같은 전기 전도성 재료(또는 다른 전기 전도성 재료와 함께)를 가지는 층 구조를 포함한다.
본 발명에 따른 실시 예는 극저온 호환 양자 컴퓨팅 배열체, 예를 들어, 극저온 범위에서의 작동을 위한, 마이크로 전기 양자 컴퓨팅 구성요소와 다른 마이크로 전기 구성요소를 구비하는, 이온 트랩 칩에서 이온 트랩 큐비트를 제어하기 위한 3차원 구조를 포함한다. 마이크로 전기 양자 컴퓨팅 구성요소는 예를 들어 실리콘 비아(TSV)를 통해, 기판 구조를 통해, 복수의 제1 접촉 요소 및 복수의 전도성 피드스루를 갖는, 예를 들어 실리콘 및/또는 이산화규소의 기판 구조를 포함한다.
본 발명의 실시 예에 따르면, 충진 요소는 전도성 피드스루 각각을 텅스텐과 같은 전기 전도성 재료로 적어도 부분적으로 또는 또한 완전히 채운다. 예를 들어, 충진 요소는 또한 니오븀(Ni), 탄탈륨(Ta), 질화티타늄(TiN), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 납(Pb), 또는 전기 전도성 합금과 같은, 전기 전도성 재료를 포함할 수 있다.
전도성 피드스루(TSV)를 텅스텐과 같은 전기 전도성 충진 소자로 적어도 부분적으로 또는 심지어 완전히(초전도층 소자 제외) 충진함으로써, TSV의 높은 전도도는 예를 들어 질화 티타늄 금속화 TSV와 비교하여 초전도 전이 온도보다 높은 비교적 높은 온도(극저온 온도 범위)에서 이미 제공될 수 있다. 따라서, 마이크로 전자 구성요소의 비교적 쉬운 시험성을 얻을 수 있고, 초전도를 위한 전이 온도 이하의 적용 온도에서 마이크로 전자 구성요소를 사용하기 전에도 그 기능을 시험할 수 있다. 텅스텐 충진 피드스루(TSV)의 높은 전도성으로 인해, 신뢰할 수 있는 기능 테스트는 약 70°K(질소 온도), 즉 77.4K(-195.8°C)에서 질소의 끓는점 미만의 온도 범위에서 이미 수행할 수 있다.
예를 들어, 적어도 부분적으로 채워진 TSV는 평균적으로 텅스텐과 같은 전기 전도성 재료로 적어도 20%, 50%, 70% 또는 90%, 또는 심지어 완전히 채워질 수 있다. 텅스텐으로 TSV를 채우는 정도가 클수록 초전도 전이 온도 이상의 온도에서 TSV의 전도도가 높아진다.
일반적으로, 극저온은 예를 들어 -150°C 미만의 온도 범위를 포함한다. 따라서, 기술적으로 접근 가능한 온도는 77.4K(-195.8°C) 미만, 질소의 끓는점, 20.4K(예를 들어, 수소에 의해) 및 4.2K(예를 들어, 헬륨에 의해)이다. 극저온 범위의 더 낮은 온도는 예를 들어 압력을 감소시켜 끓는점을 변경함으로써 달성할 수 있다. 그 이상으로 헬륨을 사용하여 약 1K의 온도를 달성하는 것이 가능하다. 이에 상응하는 낮은 온도, 예를 들어 약 1mK를 달성할 수 있도록 하기 위해 비교적 고가의 동위원소 3He 또는 헬륨 혼합물이 사용된다. 구리는 어떤 온도 범위에서도 초전도체가 되지 않기 때문에, 전도성 피드스루(TSV)는 양자 컴퓨터 작동 온도에서 초전도성인 층 요소와 전기 전도성인 충진 요소로 채워지므로, 극저온 범위 내 및 극저온 범위 외부 모두에서 상응하는 높은 전기 전도도가 제공될 수 있도록 한다.
층 요소는 예를 들어 다음 물질 중 하나 이상을 포함할 수 있다: 텅스텐, 테크네튬, 탄탈륨, 니오븀, Nb3Ge, MoN, MgB2, K3C60, 갈륨, 납, AuPb, 알루미늄, (및 다음 금속 질화물) TiN, ZrN, HfN, VN, NbN, TaN, MoN, WN. 이들 중 NbN은 TC ~ 17K로 가장 높은 전이 온도를 갖는 반면, TiN의 전이 온도는 Tc ~ 4.8K이다.
양자 컴퓨팅 배열체의 테스트 모드는, 예를 들어, 실온에서의 온도 범위, 예를 들어, 295.15K(22 ℃에서) 내지 예를 들어, 203.15K(-70 ℃)를 포함한다. 양자 컴퓨팅 배열체의 냉각 모드는 예를 들어 해당하는 203.15K(-70 ℃)에서 해당하는 10K(-263.15 ℃)까지의 온도 범위를 포함한다. 다시 말해서, 냉각 모드 동안, 양자 컴퓨팅 배열체의 온도는 실온 또는 테스트 모드의 온도로부터 양자 컴퓨팅 배열체의 작동 모드에 대응하는 작동 온도로 냉각된다. 예를 들어, 작동 모드는 10K 미만의 온도 범위 또는 10K(-263.15°C)에서 시작하여 예를 들어, 0.001K(-273.149 ℃)까지 부분적으로 겹치는 온도 범위를 포함한다.
요약하자면, 극저온 호환 양자 컴퓨팅 배열체의 테스트 모드는 비교적 적은 노력으로 설정할 수 있는 온도 범위에서 수행되며, 이 때 전도성 피드스루 충진재의 높은 전기 전도성이 활용되는 반면, 작동 모드는 극저온 범위에 있으며, 이 때 전도성 피드스루의 층 요소의 초전도성이 활용된다.
본 발명의 일 실시 예에 따르면, 층 요소는 텅스텐의 베타 변형을 포함할 수 있고, 여기서 충진 요소는 텅스텐 또는 텅스텐 기반 재료 또는 다른 전기 전도성 재료와 같은 전기 전도성 재료를 포함한다. 본 발명의 다른 실시 예에 따르면, 층 요소는 텅스텐의 베타 변형을 포함할 수 있으며, 여기서 충진 요소는 텅스텐 재료를 포함한다. 텅스텐은 약 0.015K(15mK) 이하의 온도에서 초전도체가 되는 반면, 베타 텅스텐 변형은 이미 약 4K 이하의 온도에서 초전도체가 된다. 질화 티타늄 자체도 저온(약 1.6K)에서 초전도체가 된다. 또한, 층 요소는 니오븀 재료, 티타늄 질화물 재료 및 탄탈륨 재료를 포함할 수 있다. 따라서 언급된 재료의 초전도성은 양자 컴퓨팅 배열체의 작동 모드에서 달성된다.
생산 중 텅스텐의 β-변형을 유지하기 위해, TSV는 텅스텐에 영구적인 압축 응력을 가하는 층 스택으로 채워진다. 예를 들어, 층 요소의 텅스텐의 베타 변형을 유지하기 위해 텅스텐은 기판의 전도성 피드스루에서 층으로 배열될 수 있으며, 여기서 베타 텅스텐 재료의 층 요소에 인접하여, 예를 들어 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 다른 재료의 다른 층이 배열될 수 있다. 이것은 예를 들어 텅스텐이 (추가 층으로서) 인접한 질화티타늄 층으로 또는 (추가 층으로서) 질화티타늄 층 사이에 사용되는 경우이다.
추가 실시 예에 따르면, 층 스택은 또한 (추가 층으로) 인접한 질화티타늄 층과 함께 (층 요소로서) 니오븀을 포함할 수 있거나, 또는 (추가 층으로서) 티타늄 질화물 층 사이에 배열될 수 있거나 (추가 층으로서) 인접한 질화티타늄 층과 함께 (층 요소로서) 탄탈륨을 포함할 수 있거나 (추가 층으로서) 티타늄 질화물 층 사이에 배열될 수 있다. 예를 들어, 추가 층(들)은 티타늄 질화물(TiN)과는 별도로(= 대신에) 이황화 텅스텐(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화 알루미늄(Al2O3)을 포함할 수 있다. 여기서, 층 스택 및 충진 요소의 층 두께는 비아를 적어도 부분적으로 채울 수 있고 함께 비아의 단면에 대응한다. 이하 설명되는 본 발명의 방법을 사용하여, 예를 들어, 전술한 층 스택 및 텅스텐 모두가 비아에 증착될 수 있다.
전도성 피드스루(TSV)는 기판 구조의 제1 주 표면 영역 상의 마이크로 전기 양자 컴퓨팅 구성요소의 연관된 제1 접촉 요소에 전기적으로 연결된다. 예를 들어, 마이크로 전기 양자 컴퓨팅 구성요소의 각각의 개별 피드스루는 각각의 제1 접촉 요소와 연관된다. 다시 말해서, 기판 구조의 제1 주 표면 상의 각각의 개별 전도성 피드스루는 제1 접촉 요소와 연관되고 전기적으로 연결될 수 있다. 추가의 마이크로 전기 구성요소는 마이크로 전기 양자 컴퓨팅 구성요소의 기판 구조의 제2 주 표면 영역 상의 전도성 피드스루(TSV)와 연관되고 이에 전기적으로 연결된 복수의 제2 접촉 요소를 포함한다. 따라서, 마이크로 전자 양자 컴퓨팅 구성요소의 제1 접촉 요소로부터 추가의 마이크로 전기 구성요소의 제2 접촉 요소로의 전기적 연결이 제공된다.
추가 실시 예에 따르면, 접촉 요소는 본드 범프 또는 본드 필라로서 형성된다. 다시 말해, 마이크로 전기 양자 컴퓨팅 구성요소와 추가 마이크로 전기 구성요소 사이의 전기적 연결 역할을 하는 접촉 요소는 예를 들어, 대응하는 구형 또는 기둥 형상 및 각진(예: 직사각형), 둥근(예: 원형) 및/또는 타원형 단면 형상을 포함하지만, 이 목록이 완전한 것으로 간주되지는 않는다. 또한, 요구 사항에 따라, 범프와 같은 전기적 연결을 형성하고 접착을 통해 예를 들어, 접촉 요소와 마이크로 전기 구성요소 사이에 접착 재료를 증착함으로써 이것을 얻을 수 있다.
다른 실시 예에 따르면, 마이크로 전기 양자 컴퓨팅 구성요소의 접촉 요소들 사이의 접촉 연결, 예를 들어 전도성 피드스루의 전기 연결은 극저온 호환 상호확산 금속 연결을 포함할 수 있다.
추가 실시 예에 따르면, 기판 구조의 제2 주 표면 영역 상의 접촉 요소는 추가 마이크로 전기 구성요소의 접촉 요소와의 상호확산 금속 연결부를 포함한다. TSV와 기판 구조의 제1 주 표면 영역 및 기판 구조의 제2 주 표면 영역 상의 대응하여 연관된 제1 접촉 요소 및/또는 제2 접촉 요소 사이의 극저온 호환 상호확산 금속 연결을 가짐으로써, 예를 들어 10-1000mK 범위와 같은 양자 컴퓨팅의 적용 온도에서 극저온 호환 재료로부터 초전도성이 실현될 수 있도록 상응하는 안정적인 전기 연결이 제공될 수 있다.
실시 예는 예를 들어 저항 감소를 위해, 마이크로 전자 양자 컴퓨팅 구성요소의 접촉 요소가 병렬 회로의 복수의 TSV에 연결되는 배열을 제공한다. 예를 들어, 배열의 적어도 일부를 병렬로 연결함으로써 결과되는 저항(컨덕턴스)이 즉, 병렬로 연결된 정의된 수의 TSV에 의해, 설정될 수 있으며, 결과되는 저항은 애플리케이션에 따라 조정되거나 감소될 수 있다.
추가 실시 예에 따르면, 복수의 전도성 피드스루(TSV)는 단열재를 사용하여, 피드스루의 측벽 상에, 예를 들어, 기판 구조와 TSV 사이에 유전체 재료, 예를 들어 유전체를 배열함으로써 기판 구조로부터 전기적으로 절연된다. 예를 들어, 절연 재료 및 선택적으로 텅스텐 기반 층 시퀀스는 본 발명의 제조 프로세스를 사용하여 TSV의 측벽 상에 증착될 수 있으므로, 예를 들어 상호확산 금속 연결이 형성될 수 있다.
본 발명에 따른 다른 실시 예는 0.8㎛ 내지 1.5㎛ 범위의 직경을 갖는 전도성 피드스루(TSV)를 포함한다. 또한, TSV는 1.6㎛ 내지 3㎛의 범위를 포함하는 서로로부터 최소 TSV 간격을 가질 수 있다. 예를 들어, 기판으로의 TSV 깊이는 적어도 6㎛ 내지 10㎛일 수 있다. 또한, 전도성 피드스루는 높은 배선 밀도가 다수의 큐비트를 제어할 수 있도록 기판에서 가능한 가장 높은 집적 밀도를 얻기 위해 10:1 내지 20:1의 종횡비를 가질 수 있다.
또한, 본 발명에 따른 실시 예는, 예를 들어, 극저온 범위에서 작동하기 위한 극저온 호환 양자 컴퓨팅 배열체를 제조하는 방법을 포함한다. 예를 들어, 방법은 기판 구조에 복수의 제1 접촉 요소를 제공하는 단계를 포함한다. 또한, 이 방법은 예를 들어 Bosch 에칭, DRIE 또는 습식 에칭 프로세스를 사용하여 전도성 비아(TSV)를 형성하는 단계를 포함한다. 또한, 방법은 예를 들어 피드스루의 측벽 상에 절연층 또는 절연 재료를 증착하는 단계를 포함할 수 있다. 예를 들어, 절연 재료는 이산화규소를 포함할 수 있고 플라즈마 강화 화학 기상 증착(PECVD)을 사용하여 전도성 피드스루의 측벽에 증착될 수 있다. 또한, 방법은 TSV를 텅스텐 재료로 채우거나 전도성 비아에 증착하기 위해 화학 기상 증착(PVD) 프로세스를 사용하여 채우는 단계를 포함할 수 있다. 또한, 방법은 마이크로 전기 양자 컴퓨팅 구성요소 상의 불순물을 제거하기 위해 화학적 기계적 연마(CMP)를 포함할 수 있다. 또한, 방법은 이온 트랩 큐비트를 제어하기 위한 3차원 구조가 극저온 범위에서 작동하도록 제공되도록 제1 접촉 요소를 텅스텐 재료 충진 비아 및 복수의 제2 접촉 요소와 접촉시키는 단계를 포함한다.
예를 들어, 프로세스는 금속 상호확산 방법 및/또는 SLID(고체-액체 확산) 공정에 기반하여, TSV의 높은 집적 밀도를 갖는 극저온 호환 금속간 결합을 제공하는 데 사용되므로, 제어된 이온 트랩 큐비트의 수는 예를 들어 2배 이상 증가할 수 있다. 유리하게는, 이 방법의 사용은 양자 컴퓨터에 필요한 스케일링에 매우 적합한다.
더 나아가, 실시 예는 방법이 예를 들어 Nb/TiN/Au 금속 시스템을 기반으로 하여, 금속 상호확산 방법을 사용하도록 허용하여, 이전에 분리된 영역에서 서로 다른 두 가지 유형의 원자로 구성된 공통 층을 생성하거나 얻는다. 예를 들어, 제 1 접촉 요소의 원자와 텅스텐 재료의 원자는 재료의 농도 차이를 보상하기 위해 확산에 의해 결합할 수 있다. 이를 통해 기판 구조의 집적 밀도를 높일 수 있으므로, 제어된 이온 트랩 큐비트의 수는 2배 이상 증가할 수 있다는 것을 알 수 있다. 따라서 이 방법은 양자 컴퓨팅에 필요한 극저온 범위의 스케일링에 매우 적합하다.
실시 예는 층 요소가 압축 응력 하에 있는 텅스텐의 베타 변형을 포함하는 극저온 호환 양자 컴퓨팅 배열을 제공한다. 텅스텐 층은 안정 체심 입방 α상과 준안정 β상을 모두 나타낸다.
실시 예는 텅스텐 재료의 베타 변형을 갖는 층 요소에 인접하여 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 다른 재료를 갖는 다른 층이 있는 극저온 호환 양자 컴퓨터 배열을 제공한다. 따라서 텅스텐은 더 두꺼운 층 두께에서도 여전히 베타 변형을 나타낸다.
실시 예는 텅스텐 재료의 베타 변형을 갖는 층 요소에 인접하여, 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 추가 재료를 갖는 추가 층이 양측에 배열되는, 극저온 호환 양자 컴퓨터 배열을 제공한다. 이것은 텅스텐이 더 두꺼운 층 두께에서도 여전히 베타 변형을 포함한다는 것을 의미한다.
텅스텐의 높은 전이 온도를 얻기 위해, 증착된 텅스텐이 예를 들어 양자 컴퓨팅 애플리케이션의 극저온 온도 범위에 대한 냉각 프로세스 동안, 각각의 압축 응력 미만으로 항상 유지되는 것이 유리하다. 이것은 다른 텅스텐 상, 예를 들어 안정 체심 입방 α상보다 높은 전이 온도를 갖는, 텅스텐의 준안정 β상을 유지하거나 안정화한다. 바람직하게는, 텅스텐층(베타 텅스텐층)은 예를 들어 질화티타늄(TiN), 이황화텅스텐(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화알루미늄(Al2O3) 같이, 텅스텐보다 열팽창 계수가 더 높은 재료 사이에 끼워질 수 있다.
본 발명의 다른 실시 예에 따르면, 이 방법은 FEOL(front-end-of-line) 프로세스 또는 BEOL(back-end-of-line) 프로세스 동안 생산 프로세스에서 수행할 수 있다. 예를 들어, 고체-액체 상호확산 납땜(SLID)을 사용하여, FEOL에서 접촉이 발생할 수 있다.
방법은 위에서 설명된 디바이스와 동일한 고려 사항을 기반으로 하며 본 발명의 디바이스와 관련하여 본 명세서에서 설명된 모든 특징, 기능 및 세부 사항에 의해 선택적으로 보완될 수 있다. 이 방법은 개별적으로 또는 조합하여 상기 특징, 기능 및 세부 사항에 의해 보완될 수 있다.
이와 관련하여, 본 발명은 스케일링, 초전도 온도 범위 및 구현 노력 간의 개선된 트레이드오프를 포함하는, 상대적으로 저렴한 비용으로 극저온 호환 양자 컴퓨팅 배열체를 제공할 수 있다. 무엇보다 극저온 환경으로 인해 테스트에 드는 노력(및 그에 따른 비용)을 낮게 유지할 수 있다.
이하, 첨부 도면을 참조하여 실시 예를 설명한다:
도 1a는 일 실시 예에 따른 극저온 호환 양자 컴퓨팅 배열체의 개략적인 단면도이다;
도 1b는 실시 예에 따른 층 요소 및 충진 요소를 갖는 극저온 호환 양자 컴퓨팅 배열체의 전도성 피드스루의 개략적인 단면도이다;
도 2는 일 실시 예에 따른 절연 재료 및 텅스텐 재료를 갖는 전도성 피드스루의 개략 단면도이다;
도 3은 일 실시 예에 따른 측벽 상에 층 스택을 각각 갖는 전도성 피드스루의 개략적인 단면도이다;
도 4는 실시 예에 따른 상호 연결된 층 스택을 갖는 전도성 피드스루의 개략적인 단면도이다;
도 5는 실시 예에 따른 층 스택의 추가 구성을 갖는 전도성 피드스루의 개략적인 단면도이다; 및
도 6은 본 발명의 일 실시 예에 따른 제조 방법의 예시적인 기본 흐름도이다.
이하, 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기 전에, 동일한, 기능적으로 동일한 요소, 개체 및/또는 구조는 상이한 도면에서 동일한 참조 번호로 제공되어, 상이한 실시 예에 도시된 이러한 요소의 설명이 상호 교환 가능하거나 상호 적용 가능하다는 점에 유의해야 한다.
이하 설명된 실시 예는 다양한 세부사항과 관련하여 설명된다. 그러나, 이러한 상세한 특징 없이 실시 예는 제한될 수 있다. 또한, 설명의 편의를 위해 상세도를 대신하여 단면도를 사용하여 실시 예를 설명한다. 또한, 개별 실시 예의 세부 사항 및/또는 특징은 반대로 명시적으로 설명되지 않는 한 쉽게 서로 결합될 수 있다.
구성요소가 다른 구성요소에 "연결된" 또는 "결합된" 것으로 설명될 때 동일한 것이 다른 구성요소에 직접 연결되거나 결합될 수 있거나 중간 구성요소가 존재할 수 있음을 이해해야 한다. 반대로, 요소가 다른 요소에 "직접" "연결"되거나 "결합"되는 것으로 설명되면, 사이에 중간 요소가 존재하지 않는다. 요소 간의 관계를 설명하는 데 사용되는 다른 표현도 같은 방식으로 해석되어야 한다(예: "사이에" 대 "바로 사이에", "인접한" 대 "바로 인접한" 등).
본 설명의 맥락에서, 특정 재료 또는 재료의 특정 조합으로 만들어진 요소는 지정된 재료 또는 지정된 재료의 조합의 적어도 90%, 95% 또는 99%, 또는 심지어 100%를 구성한다. 따라서 지정된 재료는 지정된 작은 정도로 추가 구성요소 또는 추가 재료를 가질 수 있다. 이는 예를 들어, 애플리케이션 프로세스 등에 의해 발생할 수 있다.
다른 실시 예의 설명을 단순화하기 위해, 도면은 데카르트 좌표계 x, y, z을 포함하고, 여기서 방향 x, y, z는 서로 직교하도록 배열된다. 실시 예에서, x-y 평면은 캐리어 또는 기판(= 기준 평면 = x-y 평면)의 주요 표면적에 대응하고, 여기서 기준 평면(x-y 평면)에 대해 위쪽 수직 방향은 "+z" 방향에 해당하고, 상기 기준 평면(x-y 평면)에 대해 아래쪽 수직 방향은 "-z" 방향에 대응한다. 다음 설명에서, "측면"이라는 용어는 x 및/또는 y 방향에 평행한 방향, 즉 x-y 평면에 평행한 방향을 의미하며, 여기서 "수직"이라는 용어는 +/- z 방향에 평행한 방향을 나타낸다.
도 1은 극저온 호환 양자 컴퓨팅 배열체(100)를 도시한다. 배열체(100)는 기판 구조(10), 복수의 제1 접촉 요소(20-1) 및 기판 구조(10)를 관통하는 복수의 전도성 피드스루(TSV)(30)를 갖는 마이크로 전기 양자 컴퓨팅 구성요소(110)를 포함한다. 예를 들어, 전도성 피드스루(30)는 기판 구조(10)의 제1 주 표면 영역(10-1) 상에서 마이크로 전자 양자 컴퓨팅 구성요소(110)의 연관된 제1 접촉 요소(20-1)에 전기적으로 연결된다. 또한, 양자 컴퓨팅 배열체(100)는 복수의 제2 접촉 요소(20-2)를 갖는 추가 마이크로 전자 구성요소(120)를 포함하고, 여기서, 기판 구조(10)의 제2 주 표면 영역(10-2) 상에서, 전도성 피드스루(30)는 추가 마이크로 전자 구성요소(120)의 연관된 제2 접촉 요소(20-2)에 전기적으로 연결된다. 전도성 피드스루는 각각, 제1 접촉 요소(20-1)와 제2 접촉 요소(20-2) 사이에, 10K 미만과 같은 양자 컴퓨팅 작동 온도에서 초전도성인 제1 재료를 포함하는 층 요소(30-1), 및 전기 전도성인 제2 재료를 포함하는 충진 요소(30-2)를 포함한다.
일 실시 예에 따르면, 충진 요소는 기판 구조의 제1 및 제2 주 표면 영역 사이의 단면을 따라 전도성 피드스루의 각각의 볼륨의 적어도 50% (또는 적어도 70, 90 또는 99%)를 채운다. 충진 요소는 또한 해당 볼륨(= 층 요소와 함께 제공된 피드스루의 잔여 볼륨)을 완전히 채울 수 있다.
일 실시 예에 따르면, 극저온 호환 양자 컴퓨팅 배열체(100)는, 예를 들어 이온 트랩 칩에서 이온 트랩 큐비트를 제어하기 위해 제공되며 기판 구조(10), 복수의 제1 접촉 요소(20-1) 및 기판 구조(10)를 관통하는 복수의 전도성 피드스루(TSV)(30)를 포함하는 마이크로 전기 양자 컴퓨팅 구성요소(110)를 포함한다. 전도성 피드스루(TSV)(30)는 예를 들어, 초전도 전이 온도 이상의 높은 온도에서도 TSV(30)의 더 큰 전도성을 제공하기 위해 예를 들어 텅스텐 기반 재료로 채워진다. TSV(30)는, 예를 들어, 기판 구조(10)의 제1 주 표면(10-1) 상에 배열되어, 동일한 것이 마이크로 전기 양자 컴퓨팅 구성요소(110)의 제1 접촉 요소(20-1) 상에 직접 배열되고 이에 전기적으로 연결되도록 한다. 이와 관련하여, 각각의 개별 피드스루(30)는 제1 접촉 요소(20-1)와 연관되거나 이에 직접 연결될 수 있다. 예를 들어, 추가 마이크로 전자 구성요소(120)의 복수의 제2 접촉 요소(20-2)는 각각의 피드스루(30)가 제2 주 표면 영역(10-2) 상의 제2 접촉 요소(20-2)와 연관되거나 이에 직접 연결되도록 배열될 수 있다. 이러한 방식으로, 기판 구조(10)를 통한 전기적 접속 또는 비아는상호접속이 형성되도록 제공될 수 있다.
도 1a에 도시된 바와 같이, (x-축에 대응하는) 구성요소(20-1)의 직경(폭)은 구성요소(20-2)의 직경(폭)과 상이할 수 있다. 대안적으로, 구성요소(20-1, 20-2)의 직경은 상응하게 동일한 치수를 포함하거나 상응하게 동일하므로 예를 들어 구성 요소(20-1)의 면적은 TSV(30)의 면적과 같다. 이러한 방식으로, 전기 연결 영역이 최소화되어 기판 구조(10)에서 비아(30)의 높은 집적 밀도가 달성될 수 있다. 예를 들어, 제1 접촉 요소(20-1)는 이것이 관련 TSV(30)에 전기적으로 연결되어 있다면, 형상 및 재료가 제2 접촉 요소(20-2)와 상이할 수 있다. 추가적으로 또는 대안적으로, 접촉 요소(20-1 및/또는 20-2)는 각각 본드 범프 또는 본드 필라로서 형성될 수 있으며, 이에 의해 전기적 연결을 설정할 수 있다.
도 1a에 추가로 도시된 바와 같이, 평면 기판 구조(10) 및 평면 주 표면(10-1 및 10-2)은 각각 극저온 호환 양자 컴퓨팅 배열체(100)에 사용된다. 대안적으로, 도전성 피드스루(30)를 위해 비평면 및/또는 계단형 기판 구조(10)가 제공될 수 있다. 일부 구현에서, 계단형 기판 구조(10)에 의해, 기판 구조(10)의 두께 "D"(= 전도성 피드스루(30)의 수직 확장)는 (z-축에 대응하여) 상이하게 구성될 수 있지만, 이것은 필수적인 것은 아니다.
예를 들어, 전도성 피드스루(TSV)는 0.8μm에서 1.5μm 범위의 직경을 갖는다. 또한, TSV는 1.6μm 내지 3μm 범위에 있는 서로 최소 TSV 간격을 가질 수 있다. 예를 들어, 기판으로의 TSV 깊이는 적어도 6㎛ 내지 10㎛일 수 있다. 또한, 전도성 피드스루는 높은 배선 밀도가 다수의 큐비트를 제어할 수 있도록 기판에서 가장 높은 가능성의 집적 밀도를 달성하기 위해 10:1 내지 20:1의 종횡비를 가질 수 있다.
상호 연결 또는 상호 연결부는 예를 들어 금속 시스템 Nb/TiN/Au를 기반으로 하여, 금속 상호확산 방법에 의해, 예를 들어, 매우 높은 집적 밀도를 갖는 극저온 호환 금속간 결합 방법에 의해 생성된다. 특히, 텅스텐 TSV와 결합하여 애플리케이션 최적화된 상호 연결 기술을 통해, 예를 들어 제어된 이온 트랩 큐비트의 수는 크기를 몇자리수 (기본적으로 임의적으로) 증가될 수 있기 때문에, 이 접근 방식은 양자 컴퓨팅 애플리케이션시 결합 배열체의 확장성을 가능하게 한다.
예를 들어, 마이크로 전자 양자 컴퓨팅 구성요소(110)의 접촉 요소(20-1) 사이의 접촉 연결은 극저온 호환 상호확산 금속 연결을 포함할 수 있다. 일 실시 예에 따르면, 상호확산 금속 연결부는 추가로 또는 대안적으로 기판 구조(10)의 제1 주 표면 영역(10-1) 상에 추가 마이크로 전자 구성요소(120)의 접촉 요소(20-2)를 포함할 수 있다. 제1 주 표면 영역(10-1) 상에서 및 접촉 요소(20-1) 사이의 접촉 연결부에서의 상호확산 금속 연결부는 제어될 이온 트랩 큐비트의 수를 증가시키기 위해 양자 컴퓨팅 마이크로 전자 구성요소(100)의 기판 구조(10)에서 전도성 피드스루(30)의 고집적 밀도의 실현을 가능하게 한다.
일 실시 예에 따르면, 예를 들어, 마이크로 전자 양자 컴퓨팅 구성요소(110)의 접촉 요소(20-1)는 병렬 회로에서 복수의 전도성 피드스루(30)에 연결된다.
일 실시 예에 따르면, 복수의 전도성 피드스루(30)는 예를 들어 절연 재료(34)에 의해 기판 구조(10)로부터 전기적으로 절연된다.
실시 예에 따르면, 예를 들어, 충진 요소는 텅스텐 재료로 전도성 피드스루(30) 각각을 완전히 충진한다.
본 발명의 일 실시 예에 따르면, 층 요소는 텅스텐의 베타 변형을 가질 수 있고, 여기서 충진 요소는 텅스텐 또는 텅스텐 기반 재료 또는 다른 전기 전도성 재료와 같은 전기 전도성 재료를 포함한다. 다른 실시 예에 따르면, 예를 들어, 층 요소는 텅스텐의 베타 변형을 포함하고, 충진 요소는 텅스텐 재료를 포함한다.
일 실시 예에 따르면, 층 요소의 텅스텐의 베타 변형을 유지하기 위해, 예를 들어, 텅스텐은 기판(10)의 전도성 피드스루(30)에서 층(30-1)으로서 배열되고, 여기서 텅스텐 재료보다 더 높은 열팽창 계수의 다른 재료를 갖는 다른 층(5; 7)은 베타 텅스텐 재료(30-1)의 층 요소에 인접하게 배열된다.
일 실시 예에 따르면, 텅스텐 재료보다 열팽창 계수가 더 높은 다른 재료를 갖는 예를 들어, 다른 층(5; 7)는 텅스텐 재료(30-1)의 베타 변형을 포함하는 층 요소에 인접하게 배열된다.
일 실시 예에 따르면, 텅스텐 재료(30-1)의 베타 변형을 갖는 층 요소에 인접하여, 예를 들어, 추가 재료를 갖는 추가 층(5; 7)이 양 측에 배열되고, 이들 각각은 텅스텐 재료보다 더 높은 열팽창 계수를 포함한다.
이미 설명한 바와 같이, 텅스텐으로 TSV를 적어도 부분적으로 또는 완전히 채우는 것은 또한 초전도 전이 온도보다 높은 이미 높은 온도에서 TSV의 전도도를 증가시킨다. 질화 티타늄은 이 온도 범위에서 전도도가 현저히 떨어진다. 따라서 TSV의 초전도성은 10-1000mK의 양자 컴퓨팅 적용 온도의 범위에서 달성될 수 있다. 또한, 극저온 호환 양자 컴퓨팅 배열체의 텅스텐 충진 또는 라이닝 피드스루(TSV)의 기능 테스트는 인터커넥트를 사용하거나 초전도성 이하의 적용 온도에서 재배선하기 전에 약 70°K(질소 온도)의 온도에서 안정적으로 수행될 수 있다. 이는 비용이 많이 들고 시간이 많이 소요되는 테스트를 단순화하여 이온 트랩 칩의 생산 비용을 크게 줄이다. 또한, 저온 호환 양자 컴퓨팅 배열체는 이미 웨이퍼 수준, 예를 들어, 다이 온칩 웨이퍼에서 테스트된 다음에, 양자 컴퓨팅 적용의 극저온에서 작동 가능하게 사용된다. 이를 통해 초전도도 이하의 온도에서 전용 극저온 테스트 시스템에서 값비싼 테스트를 수행할 필요가 없다. 다시 말해, 초전도 전이 온도 미만의 극저온 온도 범위에 대해 헬륨, 예를 들어 헬륨-3 또는 예를 들어 헬륨-4를 사용하는 값비싼 냉각이 방지될 수 있다.
도 1b는 실시 예에 따른 층 요소(30-1) 및 충진 요소(30-2)를 갖는 전도성 피드스루(30)의 개략적인 단면도를 도시한다. 예를 들어, 충진 요소(30-2)는 기판 구조(10)의 제1 주 표면 영역(10-1)과 제2 주 표면 영역(10-2) 사이의 단면을 따라 전도성 피드스루(30)의 각각의 볼륨의 적어도 50%를 채울 수 있다. 이미 도 1a에 도시된 바와 같이, 전도성 피드스루(30)는 각각 제1 및 제2 접촉 요소 사이에서 연장되고 이전에 설명된 바와 같이 전체 기판 구조(10)에 걸쳐 연장된다. 예를 들어, 층 요소(30-1)는 양자 컴퓨터 작동 온도, 즉 양자 컴퓨팅 배열체의 작동 모드에서 초전도성인 제1 재료를 포함할 수 있다. 충진 요소(30-2)는 텅스텐, 니오븀(Ni), 탄탈륨(Ta), 질화티타늄(TiN), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 또는 납(Pb), 또는 전기 전도성 합금과 같은 전기 전도성 재료 또는 합금을 포함하다. 이 목록은 완전한 것이로 할 수는 없다.
극저온에서 초전도성을 갖는 TSV(30)의 층 요소(30-1)는, 헬륨 또는 헬륨 혼합 저온조에서 양자 컴퓨터의 적용 온도(10-1000mK 범위)에서 초전도성을 실현하기 위해, 예를 들어 베타 구조의 텅스텐 층 또는 얇은 텅스텐의 샌드위치 구조 및 극저온 호환 재료의 기타 얇은 층일 수 있다.
예를 들어, 층 요소(30-1)(다른 인접 층 또는 층들 없이)는 다음 초전도 재료 중 하나 이상을 포함할 수 있다: 텅스텐, 테크네튬, 탄탈륨, 니오븀, Nb3Ge, MoN, MgB2, K3C60, 갈륨, 납, AuPb, 알루미늄(및 다음 금속 질화물) TiN, ZrN, HfN, VN, NbN, TaN, MoN, WN. 이들 중 NbN은 가장 높은 전이 온도 TC ~ 17K를 갖는 반면, TiN은 전이 온도 TC ~ 4.8K를 갖는다. 층 요소(30-1) 및 추가로 인접한 층 또는 층들을 포함하는 층 스택(8)에서, 층 요소는 예를 들어 (추가 층으로) 인접한 질화티타늄 층을 갖는 텅스텐을 포함하거나 (추가 층으로) 질화티타늄 층 사이에 배열될 수 있다. 또한, 층 스택은 (추가 층으로) 인접한 질화 티타늄 층과 함께 (층 요소로) 니오븀을 가질 수 있거나 (추가 층으로서) 질화 티타늄 층들 사이에 배열될 수 있고, (추가 층으로서) 인접한 질화티타늄 층과 함께 (층 요소로서) 탄탈륨을 포함하거나 (추가 층으로서) 질화티타늄 층들 사이에 배열된다. 예를 들어, 추가 층(들)은 또한 질화티타늄(TiN)에 부가하여 (= 대신에), 이황화 텅스텐(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화 알루미늄(Al2O3)을 포함할 수 있다.
일 실시 예에 따르면, 층 요소(30-1) 또는 층 요소(30-1)를 갖는 층 스택(8)은 층으로서 피드스루(30)의 벽 영역의 일부 또는 전체 벽 영역을 덮는 반면, 충진 요소(30-2)가 피드스루(30)의 나머지 볼륨을 적어도 부분적으로(적어도 50%) 또는 심지어 완전히 채운다. 따라서, 층 요소(30-1) 또는 층 스택은 제1 접촉 요소(20-1)와 제2 접촉 요소(20-2) 사이의 충진 요소(30-2)를 부분적으로 또는 영역에서 (또는 측방향으로 완전히) 둘러쌀 수 있고, 여기서 층 요소(30-1) 및 충진 요소(30-2) 모두는 제1 접촉 요소(20-1)로부터 제2 접촉 요소(20-2)로 연장되고 동일한 것을 연결한다. 다른 실시 예에 따르면, 층 요소(30-1) 또는 층 요소를 포함하는 층 스택은 층으로서 피드스루(30)의 벽 영역을 완전히 덮을 수 있는 반면, 충진 요소(30-2)가 피드스루(30)의 나머지 볼륨을 적어도 부분적으로(적어도 50%) 또는 또한 완전히 채운다. 층 요소(30-1)는 또한 (예를 들어, 클래딩의 형태로) 충진 요소(30-2)를 완전히 둘러쌀 수 있고, 여기서 또한 층 요소(30-1) 및 충진 요소(30-2)는 모두 제1 접촉 요소(20-1)에서 제2 접촉 요소(20-252)로 연장되어 이들을 연결한다.
도 2는 기판 구조(10)에 연속적으로 형성된 TSV(30)의 개략적인 단면도를 도시한다. 일 실시 예에 따르면, TSV(30)는 피드스루(30)의 측벽(30-3 및 30-4) 상의 절연층 또는 절연 재료(34)에 의해 기판 구조(10)로부터 전기적으로 절연될 수 있고, 충진 요소(30-2) 및 층 요소(30-1)로 적어도 부분적으로 또는 완전히 채워질 수 있다. 예를 들어, 도 2는 텅스텐 재료로 완전히 채워진 절연 전도성 피드스루(30)를 도시한다. 예를 들어, 절연 재료(34)는 실리카, 유리, 플라스틱, 및/또는 티타늄 질화물을 포함할 수 있다. 피드스루(30)의 측벽(30-3 및 30-4) 상의 절연 재료(34)에 의해, 제1 접촉 요소(20-1)로부터 제2 접촉 요소(20-2)로의 전기 전도성 연결이 제공될 수 있도록 전기적 절연이 가능해질 수 있다. 예를 들어, 마이크로 전기 양자 컴퓨팅 구성요소(110)의 접촉 요소(20-1)는 예를 들어 저항 감소를 위해 병렬 회로에서 복수의 TSV(30)에 연결될 수 있다. 이와 관련하여, 실시 예는 충진 요소(30-2) 또는 층 요소(30-1)가 절연층(34)에 바로 인접하여 배열되는 것을 더욱 제공한다. 또한, 예를 들어 병렬로 연결할 수 있는 TSV는 영역에서 또는 개별적으로, 예를 들어, 병렬로 연결된 TSV의 영역, 행 또는 어레이, 예를 들어, 2x2, 3x3, 4x4 또는 5x5 등과 같은, nxm을 제공하는 것에 의해 연결(상호 연결)될 수 있고, 이 때 n ≥ 2이고 m ≥ 2이고, n, m은 정수이다.
도 3은 TSV(30)의 측벽(30-3, 30-4) 상에 층 스택(8)을 갖는 실시 예에 따른 극저온 호환 양자 컴퓨팅 배열체의 개략적인 단면도를 도시한다. 여기서, 층 스택(8)은 층 요소(30-1) 및 추가로 인접한 층(5, 7)을 포함한다. 텅스텐 재료는 본 발명의 방법, 온도 및 적용에 의해 상이한 구조 또는 상을 가질 수 있다. 상술한 바와 같이, 텅스텐 상(알파상 및 베타상)은 전이 온도가 다르다. 즉, 알파상 또는 알파구조의 텅스텐은 텅스텐의 베타구조나 베타상보다 전이온도가 낮다. 구현 노력을 최소화하기 위해서, 텅스텐의 가능한 가장 높은 전이 온도가 얻어지도록 알파 텅스텐보다 텅스텐의 베타 구조(베타 상)가 바람직한다. 따라서 TSV의 초전도성은 10-1000mK의 양자 컴퓨팅 적용 온도의 온도 범위에서 얻을 수 있다. 더 나아가, 극저온 호환 양자 컴퓨팅 배열체의 텅스텐 기반 재료 충진 피드스루(TSV)의 기능 테스트는 약 70°K(질소 온도)의 온도에서 안정적으로 수행될 수 있다.
실시 예들에 따르면, 텅스텐의 높은 전이 온도를 얻기 위해, 텅스텐은 냉각 과정, 즉 냉각 동작 동안 항상 압축 응력을 받는다. 따라서 다른 텅스텐 상보다 전이 온도가 높은, 텅스텐의 베타 상을 얻을 수 있다. 따라서, 텅스텐층(30-1)은 텅스텐 재료(30-1)보다 더 높은 열팽창 계수를 갖는, 다른 재료의 다른 층(5, 7) 사이에 매립된다.
도 3에 도시된 바와 같이, 텅스텐 층(30-1)은 텅스텐보다 더 높은 열팽창 계수를 갖는 추가 층(5)과 텅스텐보다 더 높은 열 팽창 계수를 갖는 추가 층(7) 사이에 매립되어 예를 들어 샌드위치 층 스택(8)을 형성한다. 이러한 방식으로, 층 스택(8)은 텅스텐 기상 증착 프로세스와 같은 증착 프로세스를 사용하여 절연층(34)에 층별로 증착될 수 있다. 상기 설명된 바와 같이, 추가 층(5), 추가 층(7) 또는 추가 층(5 및 7) 모두는 질화티타늄(TiN), 이황화텅스텐(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화알루미늄(Al2O3)을 포함한다.
따라서, 층 요소(30-1) 및 추가 인접 층(5) 또는 층(5, 7)을 갖는 층 스택(8)에서, 층 요소(30-1)는 (추가 층(5 또는 7)으로) 예를 들어 인접한 질화티타늄 층과 함께 텅스텐을 가질 수 있거나 (추가 층(5 및 7)으로) 티타늄 질화물 층 사이에 배열될 수 있다. 또한, 층 스택(8)은 (추가 층(5 또는 7)으로) 인접한 질화 티타늄 층과 함께 (층 요소(30-1)로) 니오븀을 포함하거나 (추가 층(5 및 7)으로) 질화 티타늄 층들 사이에 배열될 수 있고, 또는 (추가 층(5 또는 7)으로) 인접한 질화티타늄 층과 함께 (층 요소(30-1)으로) 탄탈륨을 포함할 수 있거나 (추가 층(5 및 7)으로) 질화 티타늄 층들 사이에 배열될 수 있다. 예를 들어, 추가 층(5 또는 7) 또는 추가 층(5 및 7)은 또한 질화티타늄(TiN)에 추가로 (= 대신에), 텅스텐 이황화물(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화 알루미늄(Al2O3)을 포함할 수 있다.
도 4는 예를 들어 서로 직접 연결된 2개의 층 스택(8)이 나란히 있는 추가 실시 예에 따른 극저온 호환 양자 컴퓨팅 배열체를 도시한다. 이미 도 5에 도시된 바와 같이, 양자 컴퓨팅 배열체는 기판 구조(10), TSV(30)에서 또는 기판 구조(10)와 추가 층(5) 사이에 절연 재료(34), 및 층 요소(30-1)(예를 들어, 텅스텐 층 등)을 포함한다. 도 3에 도시된 층 스택(8)과 대조적으로, 이 경우의 실시 예는 층 스택(8)이 서로 직접 연결되도록 추가로 제공한다. 예를 들어, 층 스택(8)은 피드스루가 (예를 들어, 완전히) 채워지도록 피드스루(30)의 벽 영역을 덮을 수 있다. 도 4에 도시된 바와 같이, TSV(30)의 추가 층(7)은 2개의 대응하는 층을 포함할 수 있다. 추가적으로 또는 대안적으로, 층(7)의 재료는 충진 요소(30-2)를 형성하기 위해, 또는 예를 들어 추가 층(5) 및/또는 층 요소(30-1)(예를 들어, 텅스텐 층)의 층 두께와 유사한, 상응하는 두꺼운 층을 가질 수 있지만, 이것은 단지 예시일 뿐이다.
또한, 실시 예는 실시 예에 따른 양자 컴퓨팅 배열체가 단지 하나의 추가 층(7)을 포함하도록 허용한다. 도 4의 예시와 대조적으로, 도 5의 실시 예는 텅스텐보다 열팽창 계수가 더 높은, 단일 추가 층(7)(예를 들어, 충진 요소(30-2)에 대응)만을 갖는 양자 컴퓨팅 배열을 도시한다. 또한, 텅스텐층(30-1)이 예를 들어, 50% 내지 99% 또는 60% 내지 90% 또는 70% 내지 80%의 범위에서, 전도성 피드스루(30)의 재료를 최대한 많이 포함하도록 각 층(34, 5, 30-1, 7)을 증착하는 것이 가능하다.
이로써, 양자 컴퓨팅 요건을 충족시키기 위해 텅스텐 층(30-1)을 치수화하는 것과 같이 전기적 연결의 전기적 특성이 정의될 수 있다.
따라서, 도 5에 도시된 층(5, 7, 30-1, 30-2, 34) 등은 도 4에 기초하여 설명된 재료 또는 재료 조합을 또한 포함할 수 있다.
양자 컴퓨팅 배열은 이온 트랩 칩에서 이온 트랩 큐비트를 제어하기 위한 3차원 구조의 특히 쉬운 생산 가능성을 허용하는데, 한편으로 마이크로 전자 구성요소는 사용 전에 극저온에서 테스트할 수 있고 다른 한편으로는 금속 상호확산 기술을 기반으로 하는 TSV의 높은 집적 밀도가 가능한 많은 이온 트랩 큐비트를 제어하도록 성취되기 때문이다.
도 6은 일 실시 예에 따른 극저온 호환 배열체를 제조하기 위한 방법(200)을 도시한다. 방법은 기판 구조, 복수의 제1 접촉 요소 및 기판 구조를 통한 복수의 전도성 피드스루를 갖는 마이크로 전자 양자 컴퓨팅 구성요소를 제공하는 단계(210)를 포함하고, 여기서 전도성 피드스루 각각은 양자 컴퓨팅 작동 온도에서 초전도성인 제1 재료를 갖는 층 요소 및 전기 전도성인 제2 재료를 갖는 충진 요소를 포함한다. 또한, 방법은 기판 구조의 제1 주 표면 영역 상의 전도성 피드스루와 양자 컴퓨팅 마이크로 전자 구성요소의 연관된 제1 접촉 요소 사이에 전기적 연결을 형성하는 단계(220) 및 복수의 제2 접촉 요소를 갖는 추가의 마이크로 전자 구성요소를 제공하는 단계(230)를 포함한다. 또한, 방법은 연관된 제2 접촉 요소를 갖는 전도성 피드스루와 추가 마이크로 전자 구성요소 사이의 기판 구조의 제2 주 표면 영역 상에 추가 전기 연결을 형성하는 단계(240)를 포함한다.
실시 예들에 따르면, 전도성 피드스루를 제공하는 단계(210)는 예를 들어, 텅스텐 재료의 베타 변형을 획득하기 위해 압축 응력 하에서 층 요소의 텅스텐 재료를 피드스루에 증착(250)하는 단계 및 전도성 피드스루를 얻기 위해 텅스텐 재료로 피드스루를 적어도 부분적으로 또는 완전히 채우는 단계(260)를 포함한다.
또한, 방법은 예를 들어 텅스텐 재료의 베타 변형을 갖는 층 요소에 인접한 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 재료를 포함하는 추가 층을 배열하는 단계(270)를 포함한다.
또한, 이 방법은 예를 들어 텅스텐 재료의 베타 변형을 갖는 층 요소에 인접한 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 재료를 포함하는 추가 층을 양쪽에 배열하는 단계(280)를 포함한다.
TSV는 예를 들어 텅스텐 헥사플로리드 및 수소 가스에 의해, 텅스텐 기상 증착법에 의해 완전히 채워진다. TSV의 완전한 충진은 유리하게도 TiN 습윤 TSV에 비해 초전도 전이 온도보다 높은 이미 높은 온도에서 TSV의 더 높은 전도도를 실현한다. 이것은 초전도도 이하의 적용 온도에서 사용되기 전에 통합된 마이크로 전자 구성요소의 테스트 가능성을 상당히 용이하게 한다. 이것은 일반적으로 비용 집약적인 테스트를 크게 단순화하여 통합 양자 칩 시스템의 생산 비용을 상당히 낮춘다. 또한, 시스템(양자 칩)은 일반성의 제한 없이 웨이퍼 레벨(또는 다이 온 웨이퍼)에서 이미 테스트될 수 있으며 일반적인 알려진 양호 다이 전략에 따라 구축된 다음에 양자 컴퓨팅 애플리케이션 프로그램의 극저온에서 기능적으로 사용된다. 따라서 바람직하게는 초전도도 미만의 온도에서 특수 극저온 테스트 시스템에서 매우 비용 집약적인 테스트는 필요하지 않다.
텅스텐의 가장 가능한 높은 전이 온도를 달성하기 위해, 증착된 텅스텐이 시스템의 냉각 과정 동안 압축 응력 하에 항상 남아 있으면 바람직하다. 이로써 다른 텅스텐 상보다 전이 온도가 높은 텅스텐의 β상이 얻어진다. 이를 위해서는, 텅스텐보다 열팽창계수가 높은 물질, 예를 들어 질화티타늄(TiN), 이황화텅스텐(WS2), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al) 및/또는 산화알루미늄(Al2O3) 사이에 텅스텐층을 매립하는 것이 유리하다.
본 개시의 일부 측면이 장치의 맥락에서 특징으로서 설명되었지만, 이 설명은 또한 상응하는 방법 특징에 대한 설명으로 간주될 수 있음이 분명한다. 일부 측면은 방법과 관련된 기능으로 설명되었지만, 이 설명은 또한 장치의 대응하는 특징 또는 장치의 기능에 대한 설명으로 간주될 수 있음이 명백하다.
이전의 상세한 설명에서, 개시 내용을 간소화하기 위해 부분적으로 예들에서 다양한 특징들이 함께 그룹화되었다. 이러한 유형의 개시는 청구된 예가 각 청구에서 명시적으로 언급된 것보다 더 많은 특징을 포함한다는 의도로 해석되어서는 안 된다. 오히려, 다음 청구범위가 반영하는 바와 같이, 주제는 단일의 개시된 예의 모든 특징보다 적은 수에서 발견될 수 있다. 결과적으로, 다음 청구범위는 상세한 설명에 통합되어 있으며, 각 청구범위는 그 자체의 별도의 예로 나타낼 수 있다. 각 청구범위는 고유한 별도의 예로 나타낼 수 있지만, 청구항의 종속항은 하나 이상의 다른 청구항과의 특정 조합에 관한 것이어도, 다른 예는 또한 종속항과 다른 종속항의 주제의 조합 또는 임의의 특징과 다른 종속항 또는 독립항의 조합을 포함한다는 것에 유의한다. 이러한 조합은 특정 조합을 의도하지 않는다고 명시하지 않는 한 포함된다고 할 수 있다. 또한, 청구항과 임의의 다른 독립항과의 특징의 조합은, 이 청구항이 그 독립항에 직접적으로 종속하지 않는 경우에도, 또한 포함된다고 할 수 있다.
특정 실시 예가 여기에 도시되고 설명되었지만, 다양한 대안적 및/또는 등가 구현이 본 출원의 주제를 벗어나지 않고 본 명세서에서 도시되고 예시된 특정 실시 예에 대해 대체될 수 있음이 당업자에게 명백할 것이다. 이 출원 텍스트는 본 명세서에서 설명되고 논의된 특정 실시 예의 모든 적응 및 변형을 포함하도록 의도된다. 따라서, 본 출원의 주제는 특허청구범위의 문구 및 그 등가 실시 예에 의해서만 제한된다.
참고 문헌
EP 2 876 435 B1
미국 6,548,391
Tao 외, "확장 가능한 양자 컴퓨팅을 위한 CMOS 호환 표면 전극 론 트랩 및 실리콘 광자의 3D 통합", 2019 IEEE 69차 전자 구성요소 및 기술 컨퍼런스(ECTC), 미국 네바다주 라스베이거스, 2019, pp. 1735- 1743, doi: 10.1109/ECTC.2019.00266
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K. Grigoras 외, "양자 기술을 위한 초전도 TiN 관통 실리콘 비아; IEEE 2019 제21회 전자 패키징 기술 컨퍼런스"
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Claims (22)

  1. 극저온 호환 양자 컴퓨팅 배열체(100)에 있어서,
    기판 구조물(10),
    복수의 제1 접촉 소자(20-1) 및
    상기 기판 구조물(10)을 관통하는 복수의 전도성 피드스루(30)
    를 포함하는 마이크로 전자 양자 컴퓨팅 구성요소(110) - 상기 기판 구조물(10)의 제1 주 표면 영역(10-1) 상의 전도성 피드스루(30)는 상기 마이크로 전자 양자 컴퓨팅 구성요소(110)의 연관된 제1 접촉 요소(20-1)에 전기적으로 연결됨 - , 및
    복수의 제2 접촉 요소(20-2)를 포함하는 추가 마이크로 전자 구성요소(120)
    을 포함하고,
    상기 기판 구조(10)의 제2 주 표면 영역(10-2)에서, 상기 전도성 피드스루(30)는 상기 추가 마이크로 전자 구성요소(120)의 연관된 제2 접촉 요소(20-2)에 전기적으로 연결되고,
    상기 전도성 피드스루(30) 각각은, 상기 제1 접촉 요소(20-1)와 상기 제2 접촉 요소(20-2) 사이에, 양자 컴퓨터 작동 온도에서 초전도성인 제1 재료를 포함하는 층 요소(30-1) 및 전기 전도성인 제2 재료를 포함하는 충진 요소(30-2)를 포함하는, 배열체.
  2. 제1항에 있어서, 상기 층 요소(30-1)는 층으로서 상기 피드스루(30)의 상기 벽 영역의 일부를 덮고, 상기 충진 요소(30-2)는 상기 피드스루(30)의 나머지 볼륨을 적어도 부분적으로 채우는, 배열체.
  3. 제1항 또는 제2항에 있어서, 상기 층 요소(30-1)는 제1 접촉 요소(20-1)와 제2 접촉 요소(20-2) 사이의 충진 요소(30-2)를 적어도 부분적으로 둘러싸고,
    상기 층 요소(30-1) 및 충진 요소(30-2) 모두는 상기 제1 접촉 요소(20-1)로부터 제2 접촉 요소(20-2)로 연장되어 이들을 연결하는, 배열체.
  4. 선행 항들 중 어느 한 항에 있어서, 상기 층 요소(30-1)는 층으로서 상기 피드스루(30)의 상기 벽 영역을 완전히 덮는 반면, 상기 충진 요소(30-2)는 상기 피드스루(30)의 나머지 볼륨을 적어도 부분적으로 채우는, 배열체.
  5. 선행 항들 중 어느 한 항에 있어서, 상기 층 요소(30-1)는 상기 충진 요소(30-2)를 완전히 또는 클래딩 형태로 둘러싸고, 상기 층 요소(30-1) 및 상기 충진 요소(30-2) 모두는 상기 제1 접촉 요소(20-1)로부터 상기 제2 접촉 요소(20-2)로 연장되어 이들을 연결하는, 배열체.
  6. 선행 항들 중 어느 한 항에 있어서, 상기 충진 요소(30-2)는 상기 기판 구조(10)의 상기 제1 주 표면 영역(10-1)과 상기 제2 주 표면 영역(10-2) 사이의 단면을 따라 상기 전도성 피드스루(30)의 각 볼륨의 적어도 50%를 채우는, 배열체.
  7. 선행 항들 중 어느 한 항에 있어서, 상기 접촉 요소(20-1; 20-2)는 본드 범프 또는 본드 필러로 형성되는, 배열체.
  8. 선행 항들 중 어느 한 항에 있어서, 상기 마이크로 전자 양자 컴퓨팅 구성요소(110)의 상기 접촉 요소(20-1) 사이의 접촉 연결은 금속 상호확산 방법에 의해 생성된 극저온 호환 연결을 포함하는, 배열체.
  9. 선행 항들 중 어느 한 항에 있어서, 상기 기판 구조(10)의 상기 제1 주 표면 영역(10-1) 상의 상기 접촉 요소(20-1)는 금속 상호확산 방법에 의해 생성된 상기 추가 마이크로 전자 구성요소(120)의 상기 접촉 요소(20-2)에 대한 연결을 포함하는, 배열체.
  10. 선행 항들 중 어느 한 항에 있어서, 상기 마이크로 전자 양자 컴퓨팅 구성요소(110)의 상기 접촉 요소(20-1)는 병렬 회로에서 복수의 전도성 피드스루(30)에 연결되는, 배열체.
  11. 선행 항들 중 어느 한 항에 있어서, 상기 복수의 전도성 피드스루(30)는 절연 재료(34)에 의해 상기 기판 구조(10)로부터 전기적으로 절연되는, 배열체.
  12. 선행 항들 중 어느 한 항에 있어서, 상기 충진 요소(30-2)는 상기 전도성 피드스루(30) 각각을 텅스텐 재료로 완전히 채우는, 배열체.
  13. 선행 항들 중 어느 한 항에 있어서, 상기 층 요소(30-1)는 텅스텐의 베타 변형을 포함하는, 배열체.
  14. 제13항에 있어서, 상기 충진 요소(30-2)는 텅스텐 재료를 포함하는, 배열체.
  15. 제13항 또는 제14항에 있어서, 상기 층 요소(30-1)의 상기 텅스텐 재료의 상기 베타 변형을 달성하기 위해, 상기 텅스텐 재료는 상기 기판(10)의 상기 전도성 피드스루(30)에 층으로서 배열되고, 상기 텅스텐 재료의 상기 베타 변형을 갖는 상기 층 요소(30-1)에 인접하여, 상기 텅스텐 재료보다 더 높은 열팽창 계수를 포함하는 추가 재료의 추가 층(5; 7)이 배열되는, 배열체.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 텅스텐 재료의 상기 베타 변형을 포함하는 상기 층 요소(30-1)에 인접하여, 상기 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 추가 재료를 포함하는 추가 층(5; 7)이 배열되는, 배열체.
  17. 제16항에 있어서, 상기 텅스텐 재료의 상기 베타 변형을 포함하는 상기 층 요소(30-1)에 인접하여, 추가 재료를 포함하는 추가 층(5; 7)이 양쪽에 배열되고, 각 경우에 상기 텅스텐 재료보다 더 높은 열팽창 계수를 포함하는, 배열체.
  18. 극저온 호환 양자 컴퓨팅 배열체를 제공하기 위한 방법(200)에 있어서,
    기판 구조, 복수의 제1 접촉 요소 및 상기 기판 구조를 통한 복수의 전도성 피드스루를 포함하는 마이크로 전자 양자 컴퓨팅 구성요소를 제공하는 단계(210) - 상기 전도성 피드스루 각각은 양자 컴퓨팅 작동 온도에서 초전도성인 제1 재료를 포함하는 층 요소 및 전기적으로 전도성인 제2 재료를 포함하는 충진 요소를 포함함 - ;
    상기 기판 구조의 제1 주 표면 영역 상의 상기 전도성 피드스루와 상기 마이크로 전자 양자 컴퓨팅 구성요소의 상기 연관된 제1 접촉 요소 사이에 전기적 연결을 형성하는 단계(220);
    복수의 제2 접촉 요소를 포함하는 추가 마이크로 전자 구성 요소를 제공하는 단계(230); 및
    연관된 제2 접촉 요소를 갖는 상기 전도성 피드스루와 상기 추가 마이크로 전자 구성 요소 사이의 상기 기판 구조의 제2 주 표면 영역 상에 추가 전기 연결을 형성하는 단계(240)
    를 포함하는, 방법.
  19. 제18항에 있어서, 상기 전도성 피드스루를 제공하는 단계(210)는:
    상기 텅스텐 재료의 베타 변형을 달성하기 위해 피드스루에서 압축 응력 하에 상기 층 요소의 상기 텅스텐 재료를 증착하는 단계(250); 및
    상기 전도성 피드스루를 달성하기 위해 전기 전도성 재료로 상기 피드스루를 적어도 부분적으로 또는 완전히 채우는 단계(260)
    를 포함하는, 방법.
  20. 제19항에 있어서, 상기 피드스루는 상기 전도성 피드스루를 달성하기 위해 텅스텐 재료로 적어도 부분적으로 또는 완전히 채우는, 방법.
  21. 제20항에 있어서,
    상기 텅스텐 재료의 상기 베타 변형을 포함하는 상기 층 요소에 인접하여 상기 텅스텐 재료보다 더 높은 열팽창 계수를 갖는 재료를 포함하는 추가 층을 배열하는 단계(270)
    를 더 포함하는, 방법.
  22. 제19항 또는 제21항에 있어서,
    상기 텅스텐 재료의 상기 베타 변형을 포함하는 상기 층 요소에 인접하여 상기 텅스텐 재료보다 더 높은 열팽창 계수를 포함하는 재료의 추가 층을 양쪽에 배열하는 단계(280)
    를 더 포함하는, 방법.

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