JP7209340B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
デジタルカメラなどの撮像装置に、光電変換を利用したイメージセンサが広く用いられている。信号の読み出しの方式としては、画素のアレイの行ごとに露光および信号電荷の読み出しを順次に行う、いわゆるローリングシャッタが一般的に適用されている。
ローリングシャッタ動作においては、露光の開始および終了が画素のアレイの行ごとに異なる。そのため、高速で移動する物体を撮像したときに、物体の像として歪んだ像が得られることがある。また、フラッシュを使用したときに、画像内で明るさの差が生じることがある。また、高速で明滅を繰り返す物体を撮影した場合、フレームレートによっては、その物体が点灯し続けている複数の画像が取得されたり、あるいは、その物体が消灯し続けている複数の画像が取得されたりすることがある。このような事情から、画素のアレイ中の全画素において露光の開始および終了を共通とする、いわゆるグローバルシャッタ機能の要求がある。
例えば下記の特許文献１は、グローバルシャッタ動作が可能な撮像装置を開示している。特許文献１の図１および図２は、フォトダイオードと浮遊拡散領域との間に転送トランジスタを介在させた回路構成を開示している。
米国特許出願公開第２００８／０２１０９８６号明細書
ノイズの影響を低減しながら、グローバルシャッタ機能を実現できると有益である。フレームレートを向上できれば、より有益である。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
光を電荷に変換する光電変換部と、転送トランジスタと、前記転送トランジスタを介して前記光電変換部に電気的に接続される電荷蓄積ノードと、前記電荷蓄積ノードにゲートが電気的に接続された第１信号検出トランジスタと、前記電荷蓄積ノードにソースおよびドレインの一方が電気的に接続された第１リセットトランジスタと、前記光電変換部にソースおよびドレインの一方が電気的に接続された第２リセットトランジスタとを備え、前記第１信号検出トランジスタのソースおよびドレインの一方は、前記第１リセットトランジスタのソースおよびドレインの他方、および、前記第２リセットトランジスタのソースおよびドレインの他方に電気的に接続されている、撮像装置。
包括的または具体的な態様は、素子、デバイス、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示のある実施形態によれば、ノイズの影響を低減しながら、グローバルシャッタが可能とされた撮像装置が提供される。
図１は、本開示のある実施形態による撮像装置の例示的な構成を模式的に示す図である。 図２は、画素１０の回路構成の概要を模式的に示す図である。 図３は、画素１０の例示的な回路構成を示す図である。 図４は、撮像装置１００の動作の一例を説明するためのタイミングチャートである。 図５は、光電変換部２０として、画素電極２２、光電変換層２４および対向電極２６を含む積層構造を有する画素１０Ｂのデバイス構造を示す模式的な断面図である。 図６は、フォトダイオード２０Ｃを有する画素１０Ｃを示す図である。 図７は、画素１０の他の例示的な回路構成を示す図である。 図８は、図７に示す画素１０Ｄを有する撮像装置の動作の他の一例を説明するためのタイミングチャートである。 図９は、画素１０のさらに他の例示的な回路構成を示す図である。 図１０は、画素１０のさらに他の例示的な回路構成を示す図である。
本開示の一態様の概要は以下のとおりである。
［項目１］
光を電荷に変換する光電変換部と、
転送トランジスタと、
転送トランジスタを介して光電変換部に電気的に接続される電荷蓄積ノードと、
電荷蓄積ノードにゲートが電気的に接続された第１信号検出トランジスタと、
電荷蓄積ノードにソースおよびドレインの一方が電気的に接続された第１リセットトランジスタと、
光電変換部にソースおよびドレインの一方が電気的に接続された第２リセットトランジスタと
を備え、
第１信号検出トランジスタのソースおよびドレインの一方は、第１リセットトランジスタのソースおよびドレインの他方、および、第２リセットトランジスタのソースおよびドレインの他方に電気的に接続されている、
撮像装置。
［項目２］
第１信号検出トランジスタが出力する信号の全部または一部は、第１リセットトランジスタのソースおよびドレインの他方、および、第２リセットトランジスタのソースおよびドレインの他方に帰還される、項目１に記載の撮像装置。
［項目３］
第１信号検出トランジスタのソースおよびドレインの一方と第１リセットトランジスタのソースおよびドレインの他方との間に電気的に接続されたフィードバックトランジスタと、
電荷蓄積ノードに一端が電気的に接続され、第１リセットトランジスタのソースおよびドレインの他方に他端が電気的に接続された第１容量素子と、
一端がフィードバックトランジスタと第１リセットトランジスタのソースおよびドレインの他方との間のノードに電気的に接続された第２容量素子と
をさらに備える、項目１または２に記載の撮像装置。
［項目４］
第１信号検出トランジスタのソースおよびドレインの一方にソースおよびドレインの一方が電気的に接続されたフィードバックトランジスタと、
フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、電荷蓄積ノードに他端が電気的に接続された第１容量素子と、
一端がフィードバックトランジスタと第１容量素子との間のノードに電気的に接続された第２容量素子と
をさらに備える、項目１または２に記載の撮像装置。
［項目５］
入射光を電荷に変換する光電変換部と、
転送トランジスタと、
転送トランジスタを介して光電変換部に電気的に接続される電荷蓄積ノードと、
電荷蓄積ノードにゲートが電気的に接続された第１信号検出トランジスタと、
光電変換部にゲートが電気的に接続された第２信号検出トランジスタと、
電荷蓄積ノードにソースおよびドレインの一方が電気的に接続された第１リセットトランジスタと、
光電変換部にソースおよびドレインの一方が電気的に接続された第２リセットトランジスタと
を備え、
第１信号検出トランジスタのソースおよびドレインの一方は、第１リセットトランジスタのソースおよびドレインの他方に電気的に接続され、
第２信号検出トランジスタのソースおよびドレインの一方は、第２リセットトランジスタのソースおよびドレインの他方に電気的に接続されている、
撮像装置。
［項目６］第１信号検出トランジスタが出力する信号の全部または一部は、第１リセットトランジスタのソースおよびドレインの他方に帰還され、
第２信号検出トランジスタが出力する信号の全部または一部は、第２リセットトランジスタのソースおよびドレインの他方に帰還される、項目５に記載の撮像装置。
［項目７］
第１信号検出トランジスタのソースおよびドレインの一方にソースおよびドレインの一方が電気的に接続された第１フィードバックトランジスタと、
第１フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、電荷蓄積ノードに他端が電気的に接続された第１容量素子と、
一端が第１フィードバックトランジスタと第１容量素子との間のノードに電気的に接続された第２容量素子と
をさらに備える、項目５または６に記載の撮像装置。
［項目８］
第２信号検出トランジスタのソースおよびドレインの一方にソースおよびドレインの一方が電気的に接続された第２フィードバックトランジスタと、
第２フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、第２リセットトランジスタのソースおよびドレインの一方に他端が電気的に接続された第３容量素子と、
一端が第２フィードバックトランジスタと第３容量素子との間のノードに電気的に接続された第４容量素子と
をさらに備える、項目５から７のいずれか１項に記載の撮像装置。
［項目９］
第２リセットトランジスタのソースおよびドレインの一方と、転送トランジスタとの間に電気的に接続されたバッファ回路をさらに備える、項目１から８のいずれか１項に記載の撮像装置。
［項目１０］
入射光を電荷に変換する光電変換部と、
転送トランジスタと、
転送トランジスタを介して光電変換部に電気的に接続された電荷蓄積ノードと、
電荷蓄積ノードに蓄積された電荷の量に対応する信号を出力する第１信号検出トランジスタと、
第１信号検出トランジスタの出力を電気的に帰還させるフィードバック回路と
を備え、
フィードバック回路は、
電荷蓄積ノードにソースおよびドレインの一方が電気的に接続され、電荷蓄積ノードをリセットする第１リセットトランジスタと、
光電変換部にソースおよびドレインの一方が電気的に接続され、光電変換部をリセットする第２リセットトランジスタと
を含み、
信号の全部または一部は、第１リセットトランジスタのソースおよびドレインの他方、および、第２リセットトランジスタのソースおよびドレインの他方に電気的に帰還される、撮像装置。
項目１０の構成によれば、転送トランジスタを介して電荷蓄積ノードを光電変換部に電気的に接続しているので、光電変換部との接続を有するノードへの信号電荷の蓄積と並行して、電荷蓄積ノードの電位に対応した信号の読み出しが可能である。そのため、例えば、電荷の蓄積に寄与しない期間を縮小してフレームレートを向上させることができる。特に、全ての画素の間で第２リセットトランジスタおよび転送トランジスタのオフのタイミングを揃えることによってグローバルシャッタを実現可能である。また、電荷蓄積ノードおよび光電変換部のリセットに第１信号検出トランジスタの出力を利用でき、帰還を利用したノイズキャンセルによってノイズの影響を低減し得る。
［項目１１］
入射光を電荷に変換する光電変換部と、
転送トランジスタと、
転送トランジスタを介して光電変換部に電気的に接続された電荷蓄積ノードと、
電荷蓄積ノードに蓄積された電荷の量に対応する第１信号を出力する第１信号検出トランジスタと、
光電変換部および転送トランジスタの間のノードに蓄積された電荷の量に対応する第２信号を出力する第２信号検出トランジスタと、
第１信号検出トランジスタの出力および第２信号検出トランジスタの出力を電気的に帰還させるフィードバック回路と
を備え、
フィードバック回路は、
電荷蓄積ノードにソースおよびドレインの一方が電気的に接続され、電荷蓄積ノードをリセットする第１リセットトランジスタと、
光電変換部にソースおよびドレインの一方が電気的に接続され、光電変換部をリセットする第２リセットトランジスタと
を含み、
第１信号の全部または一部は、第１リセットトランジスタのソースおよびドレインの他方に電気的に帰還され、第２信号の全部または一部は、第２リセットトランジスタのソースおよびドレインの他方に電気的に帰還される、撮像装置。
項目１１の構成によれば、項目８の構成と同様の効果が得られる。さらに、信号検出回路を含む初期化回路が電荷蓄積ノードと光電変換部とのそれぞれに接続されるので、電荷蓄積ノードと光電変換部とのそれぞれに対するフィードバックループの形成および解消を独立に制御することが可能であり、電荷蓄積ノードに対するリセットおよびノイズキャンセルと、光電変換部に対するリセットおよびノイズキャンセルとを並行して実行することが可能である。
［項目１２］
第１信号検出トランジスタのソースおよびドレインの一方と第１リセットトランジスタのソースおよびドレインの他方との間に電気的に接続されたフィードバックトランジスタと、
第１リセットトランジスタに電気的に並列に接続された第１容量素子と、
一方の電極がフィードバックトランジスタと第１リセットトランジスタのソースおよびドレインの他方との間のノードに電気的に接続された第２容量素子と
をさらに備える、項目１０または１１に記載の撮像装置。
項目１２の構成によれば、第１リセットトランジスタをゲイン切替え用のトランジスタとしても機能させ得る。第１リセットトランジスタおよびフィードバックトランジスタのゲート電圧を適切に制御することにより、比較的高い感度で撮像が可能な第１のモードと、比較的低い感度で撮像が可能な、高照度のもとでの撮像に適した第２のモードとを切り替えることが可能である。
［項目１３］
第１信号検出トランジスタのソースおよびドレインの一方と電荷蓄積ノードとの間に電気的に接続されたフィードバックトランジスタと、
フィードバックトランジスタと電荷蓄積ノードとの間に電気的に接続された第１容量素子と、
一方の電極がフィードバックトランジスタと第１容量素子との間のノードに電気的に接続された第２容量素子と
をさらに備え、
第１リセットトランジスタのソースおよびドレインの他方は、第１信号検出トランジスタのソースおよびドレインの一方に電気的に接続されている、項目１０または１１に記載の撮像装置。
項目１３の構成によれば、第１リセットトランジスタのソースおよびドレインのうち、電荷蓄積ノードに接続されていない側を第１信号検出トランジスタのソースおよびドレインの一方に電気的に接続するので、第１リセットトランジスタの駆動力を確保するための不純物プロファイルの設計の自由度が向上する。
［項目１４］
第２リセットトランジスタのソースおよびドレインの一方と、転送トランジスタとの間に電気的に接続されたバッファ回路をさらに備える、項目１０から項目１３のいずれか１項に記載の撮像装置。
項目１４の構成によれば、第２リセットトランジスタと、転送トランジスタとの間にバッファ回路を介在させることによってＳＮ比向上の効果が得られる。結果として、ノイズの影響が相対的に低減される。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（撮像装置の実施形態）
図１は、本開示のある実施形態による撮像装置の例示的な構成を示す。図１に示す撮像装置１００は、複数の画素１０を含む画素アレイＰＡと、周辺回路とを有する。各画素１０は、入射光を電荷に変換する光電変換部を有し、複数の画素１０は、例えば半導体基板に２次元に配列されることにより、撮像領域を形成する。この例では、画素１０が、ｍ行ｎ列のマトリクス状に配置され、各画素１０の中心は、正方格子の格子点上に位置している。もちろん、画素１０の配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。
図１に例示する構成において、周辺回路は、行走査回路８０、信号処理回路８２、出力回路８４および制御回路８６を含む。周辺回路は、画素アレイＰＡが形成される半導体基板上に配置されていてもよいし、その一部が他の基板上に配置されていてもよい。
行走査回路８０は、垂直走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられた行制御線Ｒ０，Ｒ１，…，Ｒｉ，…，Ｒｍ－１との接続を有する。複数の画素１０のうち、例えばｉ番目の行に着目すると、ｉ番目の行に属する複数の画素１０には行制御線Ｒｉが接続されており、したがって、行走査回路８０は、行制御線Ｒｉを介してこれらの画素に接続される。行走査回路８０は、画素１０を行単位で選択し、信号電圧の読み出しおよび画素内の光電変換部のリセットなどを実行する。
なお、図１は、各画素１０と行走査回路８０との間の接続をあくまでも模式的に示し、複数の画素１０の行ごとに配置される制御線の数は、１つに限定されない。後述するように、撮像装置１００は、各行ごとに２以上の制御線を有し得る。例えば、行走査回路８０は、複数の画素１０の各行に対応して設けられたリセット制御線などとの接続も有し得る。
信号処理回路８２は、複数の画素１０の各列に対応して設けられた出力信号線Ｓ０，Ｓ１，…，Ｓｊ，…，Ｓｎ－１との接続を有する。例えば、ｊ番目の列に属する複数の画素１０は、出力信号線Ｓｊに接続されている。画素１０の出力は、行走査回路８０によって行単位で選択されることにより、出力信号線Ｓ０～Ｓｎ－１を介して信号処理回路８２に読み出される。信号処理回路８２は、画素１０から読み出された出力信号に対し、相関二重サンプリングに代表される雑音抑圧信号処理、アナログ－デジタル変換などを行う。信号処理回路８２の出力は、出力回路８４を介して撮像装置１００の外部に読み出される。
制御回路８６は、例えば、撮像装置１００の外部から与えられる指令データ、クロックなどを受け取り、撮像装置１００全体を制御する。制御回路８６は、典型的にはタイミングジェネレータを有し、行走査回路８０、信号処理回路８２などに駆動信号を供給する。
図２は、画素１０の回路構成の概要を模式的に示す。簡単のために、図２は、画素アレイＰＡ中の第ｉ行第ｊ列に位置する画素１０を取り出して示している。
画素１０は、概略的には、光電変換部２０と、光電変換部２０に電気的に接続された電荷蓄積ノードＦＤと、光電変換部２０と電荷蓄積ノードＦＤとの間に接続された転送トランジスタ４０と、フィードバック回路３０とを含む。フィードバック回路３０は、信号検出回路３３と、信号検出回路３３に電気的に接続された第１の初期化回路３１および第２の初期化回路３２とを有する。第１の初期化回路３１は、電荷蓄積ノードＦＤに接続されており、電荷蓄積ノードＦＤの電位を所定の電位にリセットする。一方、第２の初期化回路３２は、光電変換部２０と転送トランジスタ４０とを結ぶノードＴＤに接続されており、ノードＴＤの電位、すなわち、光電変換部２０の電位を所定の電位にリセットする。
光電変換部２０は、入射光を電荷に変換する。典型的には、光の入射によって光電変換部２０に正および負の電荷の対が生成され、これらのうち、一方の極性の電荷が信号電荷としてノードＴＤに一時的に蓄積される。以下では、信号電荷として正孔を例示する。後述するように、光電変換部２０としては、フォトダイオード、または、光電変換層が２つの電極で挟まれた光電変換構造などを適用することができる。光電変換構造の具体例は、後述する。
図示するように、画素１０は、光電変換部２０と電荷蓄積ノードＦＤとの間に接続された転送トランジスタ４０をさらに含む。転送トランジスタ４０は、典型的には、電界効果トランジスタであり、そのゲートには、転送制御線Ｔｉが接続される。転送制御線Ｔｉは、例えば上述の行走査回路８０に接続され、行走査回路８０は、転送制御線Ｔｉの電位を制御することにより、転送トランジスタ４０のオンおよびオフを切り替える。
転送トランジスタ４０のオンにより、ノードＴＤに蓄積された信号電荷を任意のタイミングで電荷蓄積ノードＦＤに転送することが可能になる。電荷蓄積ノードＦＤに転送された信号電荷は、電荷蓄積ノードＦＤに一時的に保持され、信号検出回路３３によって所定のタイミングで出力信号線Ｓｊに読み出される。
図２に模式的に示すように、第１の初期化回路３１および第２の初期化回路３２は、信号検出回路３３との接続を有する。本開示の典型的な実施形態では、第１の初期化回路３１および第２の初期化回路３２は、信号検出回路３３の出力を利用して電荷蓄積ノードＦＤの電位のリセット、および光電変換部２０の電位のリセットをそれぞれ実行する。
図３は、画素１０の例示的な回路構成を示す。図３に示す画素１０Ａは、上述の画素１０の一例であり、画素１０Ａのフィードバック回路３０Ａは、第１の初期化回路３１Ａと、第２の初期化回路３２Ａと、信号検出回路３３とを含む。なお、図３では、ノードＴＤが有する容量を容量素子Ｃｔｄの形で表現し、電荷蓄積ノードＦＤが有する容量を容量素子Ｃｆｄの形で表現している。しかし、現実に容量素子がこれらのノードに接続されることは必須ではない。
図示する例において、信号検出回路３３は、信号検出トランジスタ４４と、アドレストランジスタ４６とを有する。上述の転送トランジスタ４０と同様に、信号検出トランジスタ４４およびアドレストランジスタ４６は、典型的には、電界効果トランジスタである。以下では、転送トランジスタ４０、信号検出トランジスタ４４およびアドレストランジスタ４６としてＮチャンネルＭＯＳを例示する。以降の説明において、他のトランジスタについても、特に断りがなければＮチャンネルＭＯＳが用いられているとして説明する。
信号検出トランジスタ４４は、電源線６０と、アドレストランジスタ４６との間に接続され、信号検出トランジスタ４４のゲートは、電荷蓄積ノードＦＤに接続される。電源線６０は、各画素１０Ａに所定の電圧を供給する。電源線６０は、例えば、適当な切り替え回路および電源が接続されることにより、３．３Ｖ程度の電源電圧ＶＤＤと、０Ｖの電圧とを各画素１０Ａに対して選択的に印加可能に構成され得る。各画素１０Ａに電源電圧ＶＤＤが印加されている状態において、電源線６０は、ソースフォロア電源として機能し、信号検出トランジスタ４４は、電荷蓄積ノードＦＤに蓄積された電荷の量に応じた信号をアドレストランジスタ４６に出力する。
アドレストランジスタ４６のソースは、出力信号線Ｓｊに接続され、そのゲートには、行制御線Ｒｉが接続される。すなわち、行走査回路８０は、行制御線Ｒｉに印加する電圧レベルを制御することにより、出力信号線Ｓｊに信号検出トランジスタ４４の出力を信号電圧の形で選択的に読み出すことができる。
第１の初期化回路３１Ａは、第１リセットトランジスタ４１と、フィードバックトランジスタ４３とを有する。図示するように、第１リセットトランジスタ４１のソースおよびドレインの一方は、電荷蓄積ノードＦＤに接続されている。第１リセットトランジスタ４１のソースおよびドレインの他方、換言すれば、ソースおよびドレインのうち電荷蓄積ノードＦＤに接続されていない側は、フィードバックトランジスタ４３を介してフィードバック線５０に接続されている。ここで、フィードバック線５０は、信号検出トランジスタ４４のソースに接続された信号線である。つまり、フィードバックトランジスタ４３は、第１リセットトランジスタ４１のソースおよびドレインのうち電荷蓄積ノードＦＤに接続されていない側と、信号検出トランジスタ４４のソースとの間に電気的に接続されている。
第１リセットトランジスタ４１のゲートおよびフィードバックトランジスタ４３のゲートには、それぞれ、第１リセット制御線Ｕｉおよびフィードバック制御線Ｆｉが接続される。第１リセット制御線Ｕｉおよびフィードバック制御線Ｆｉは、例えば行走査回路８０に接続される。この場合、行走査回路８０は、第１リセット制御線Ｕｉおよびフィードバック制御線Ｆｉに印加する電圧レベルの制御により、第１リセットトランジスタ４１およびフィードバックトランジスタ４３におけるオンおよびオフを制御することができる。第１リセットトランジスタ４１およびフィードバックトランジスタ４３がオンとされることにより、信号検出トランジスタ４４の出力信号の全部または一部を第１リセットトランジスタ４１のソースおよびドレインのうち電荷蓄積ノードＦＤに接続されていない側に電気的に帰還させるフィードバックループが形成される。これにより、電荷蓄積ノードＦＤの電位を所定の電位にリセットすることができる。
さらにここでは、第１の初期化回路３１Ａは、第１リセットトランジスタ４１に電気的に並列に接続された第１容量素子Ｃ１と、第２容量素子Ｃ２とを有している。第１リセットトランジスタ４１のソースおよびドレインのうち電荷蓄積ノードＦＤに接続されていない側と、フィードバックトランジスタ４３との間のノードをノードＲＤとすると、第２容量素子Ｃ２の一方の電極は、ノードＲＤに電気的に接続されている。典型的には、第２容量素子Ｃ２の容量値は、第１容量素子Ｃ１の容量値よりも大きい。なお、第２容量素子Ｃ２の他方の電極には、不図示の制御線が接続されることにより、撮像装置１００の動作時、所定の電圧が供給される。後述するように、初期化回路が第１容量素子Ｃ１および第２容量素子Ｃ２を有することにより、トランジスタのオフに伴って発生するｋＴＣノイズをより効果的に縮小することが可能になる。
第１容量素子Ｃ１および第２容量素子Ｃ２は、例えば、ＭＩＳ（metal-insulator-semiconductor）構造を有していてもよいし、ＭＩＭ（metal-insulator-metal）構造を有していてもよい。第１容量素子Ｃ１および第２容量素子Ｃ２の構造が、共通している必要はない。なお、本明細書において、「容量素子（capacitor）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であり得る。
第２の初期化回路３２Ａは、ソースおよびドレインの一方がノードＴＤに接続され、ソースおよびドレインの他方がフィードバック線５０に接続された第２リセットトランジスタ４２を有する。第２リセットトランジスタ４２のゲートには、例えば行走査回路８０に接続された第２リセット制御線Ｖｉが接続される。行走査回路８０は、第２リセット制御線Ｖｉに印加する電圧レベルの制御により、第２リセットトランジスタ４２におけるオンおよびオフを制御することができる。第２リセットトランジスタ４２がオンとされることにより、信号検出トランジスタ４４の出力信号の全部または一部を第２リセットトランジスタ４２のソースおよびドレインのうちノードＴＤに接続されていない側に電気的に帰還させるフィードバックループが形成される。これにより、光電変換部２０の電位を所定の電位にリセットすることができる。
このように、フィードバック回路３０Ａは、信号検出トランジスタ４４の出力を電荷蓄積ノードＦＤおよび光電変換部２０に電気的に帰還させる回路であるということができる。以下に説明するように、本開示の実施形態では、典型的には、光電変換部２０のリセットと、電荷蓄積ノードＦＤのリセットとを順次に実行する。
（撮像装置の動作の例）
図４は、撮像装置１００の動作の一例を説明するためのタイミングチャートである。図４中、ＲＳ１ｉのグラフおよびＦＢｉのグラフは、それぞれ、第ｉ行の第１リセット制御線Ｕｉおよびフィードバック制御線Ｆｉの電圧レベルの変化を表す。換言すれば、ＲＳ１ｉのグラフおよびＦＢｉのグラフは、第ｉ行に属する画素１０Ａの第１リセットトランジスタ４１およびフィードバックトランジスタ４３のオンおよびオフのタイミングをそれぞれ表現している。同様に、ＳＥｉのグラフは、第ｉ行の行制御線Ｒｉの電圧レベルの変化を表す。図４の上段に示すＲＳ２のグラフおよびＴＸのグラフは、それぞれ、各行の第２リセット制御線Ｖｉおよび転送制御線Ｔｉの電圧レベルの変化を表す。以下の説明から明らかとなるように、この例では、第２リセットトランジスタ４２および転送トランジスタ４０については、オンおよびオフのタイミングが、全ての画素において共通とされている。したがって、ここでは、各行の第２リセット制御線Ｖｉおよび転送制御線Ｔｉの電圧レベルについて、それぞれ、単一のグラフにより、これらの変化を代表して示している。
撮像に際しては、電子シャッタ動作、換言すれば、光電変換部２０のリセットおよび電荷蓄積ノードＦＤのリセットが実行される。図４に示すように、まず、アドレストランジスタ４６がオフとされた状態で第２リセットトランジスタ４２および転送トランジスタ４０がオンとされる（時刻ｔ１）。このとき、第１リセットトランジスタ４１およびフィードバックトランジスタ４３は、オフの状態である。
第２リセットトランジスタ４２および転送トランジスタ４０がオンとされることにより、信号検出トランジスタ４４の出力をノードＴＤに帰還させるフィードバックループが形成される。フィードバックループの形成により、ノードＴＤの電位が所定の電位に収束する。換言すれば、ノードＴＤから不要な電荷を排出して、光電変換部２０をリセットすることができる。
ここでは、画素アレイＰＡ中の全ての画素１０Ａについて一斉に第２リセットトランジスタ４２および転送トランジスタ４０のオンおよびオフを切り替えている。各行の第２リセットトランジスタ４２および転送トランジスタ４０をオンすることにより、画素アレイＰＡ中の全ての画素１０Ａの光電変換部２０を一斉にリセットすることができる。
次に、第２リセットトランジスタ４２および転送トランジスタ４０をオフとする（時刻ｔ２）。ここでは、図４に示すように、第２リセット制御線Ｖｉの電位を、第２リセットトランジスタ４２のしきい値電圧を跨ぐようにハイレベルからローレベルに徐々に変化させている。第２リセットトランジスタ４２がオフとなるローレベルに向けて第２リセット制御線Ｖｉの電位をハイレベルから徐々に低下させると、第２リセットトランジスタ４２は、オン状態からオフ状態に徐々に変化する。同様に、この例では、転送制御線Ｔｉの電位についても、転送トランジスタ４０のしきい値電圧を跨ぐようにハイレベルからローレベルに徐々に変化させており、このような電圧変化によって転送トランジスタ４０をオン状態からオフ状態に遷移させている。
ここで、第２リセットトランジスタ４２に注目すると、図３に容量素子Ｃｔｄの形で模式的に示すように、ノードＴＤが寄生容量成分を有することにより、第２リセットトランジスタ４２は、ノードＴＤに寄生する容量成分とともにＲＣフィルタ回路を形成する。第２リセット制御線Ｖｉの電位を低下させると、第２リセットトランジスタ４２の抵抗成分が増加し、第２リセットトランジスタ４２の帯域が狭くなる。結果として、ノードＴＤに帰還される信号の周波数範囲が狭くなる。すなわち、第２リセットトランジスタ４２は、信号検出トランジスタ４４の出力に帯域制限をかける帯域制御回路として機能する。
なお、このとき、電源線６０からは、各画素１０Ａに対して例えば０Ｖの電圧が供給される。第２リセット制御線Ｖｉの電位をハイレベルからローレベルに徐々に低下させて第２リセットトランジスタ４２をオフすることにより、第２リセットトランジスタ４２のオフに伴って発生するｋＴＣノイズのうちノードＴＤに残存するノイズを、帰還がない場合と比較して縮小することができる。信号検出トランジスタ４４を増幅器として機能させたときの増幅率を（－Ａ）とすれば、ノードＴＤに残存するｋＴＣノイズを１／（１＋Ａ）１／２倍に抑制することが可能である。ここで、Ａは、典型的には、１よりも大きく、数十～数百程度の値を有する。帰還を利用したこのようなノイズキャンセルの詳細は、特開２０１６－１２７５９３号公報に説明されている。参考のために、特開２０１６－１２７５９３号公報の開示内容の全てを本明細書に援用する。
転送トランジスタ４０についても同様のことがいえる。転送制御線Ｔｉの電位をハイレベルからローレベルに徐々に低下させて転送トランジスタ４０をオフすることにより、転送トランジスタ４０のオフに伴って発生するｋＴＣノイズのうちノードＴＤに残存するノイズを、帰還がない場合と比較して縮小することができる。なお、この例では、各行の第２リセット制御線Ｖｉおよび転送制御線Ｔｉの電位をハイレベルからローレベルに向けて連続的に低下させているが、各行の第２リセット制御線Ｖｉの電位および／または転送制御線Ｔｉの電位をハイレベルからローレベルに向けて段階的に低下させてもよい。
光電変換部２０のリセットにより、光電変換部２０によって生成された電荷の、ノードＴＤへの蓄積が開始される。このとき、転送トランジスタ４０がオフであるので、ノードＴＤと、電荷蓄積ノードＦＤとは、互いに電気的に分離された状態にある。図４中の両矢印ＥＸＰは、露光期間、すなわち、信号電荷の蓄積期間を表現している。
次に、露光期間中に、電荷蓄積ノードＦＤをリセットする。第２リセットトランジスタ４２のオフ後、あるいは、第２リセットトランジスタ４２のオフとともに、第１リセットトランジスタ４１およびフィードバックトランジスタ４３をオンとする。第１リセットトランジスタ４１およびフィードバックトランジスタ４３のオンにより、信号検出トランジスタ４４の出力を電荷蓄積ノードＦＤに帰還させるフィードバックループが形成される。フィードバックループの形成により、電荷蓄積ノードＦＤの電位が所定の電位に収束し、電荷蓄積ノードＦＤがリセットされる。
次に、各行の第１リセット制御線Ｕｉの電位をローレベルとして、各画素１０Ａ中の第１リセットトランジスタ４１をオフとする（時刻ｔ３）。第１リセットトランジスタ４１がオフとされた状態において、電荷蓄積ノードＦＤとノードＲＤとは、第１容量素子Ｃ１を介して電気的に結合された状態となる。このとき、フィードバックトランジスタ４３からノードＲＤに出力される信号は、第１容量素子Ｃ１と電荷蓄積ノードＦＤの寄生容量成分とから形成される減衰回路によって減衰されて電荷蓄積ノードＦＤに帰還される。第１容量素子Ｃ１の容量値をＣｃ、電荷蓄積ノードＦＤの寄生容量成分の容量値をＣｆとすれば、このときの減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆ）と表される。
第１リセットトランジスタ４１のオフ時における、信号検出トランジスタ４４をその一部に含む信号検出回路３３における増幅率は、（－Ａ）＊Ｂである（「＊」は、乗算を表す。）。したがって、第１リセットトランジスタ４１のオフに伴って発生するｋＴＣノイズを、帰還がない場合と比較して１／（１＋Ａ＊Ｂ）倍に抑制することが可能である。
次に、フィードバック制御線Ｆｉの電位を、フィードバックトランジスタ４３のしきい値電圧を跨ぐようにハイレベルからローレベルに徐々に変化させることにより、フィードバックトランジスタ４３をオフとする。フィードバックトランジスタ４３がオフとなるまでの間は、フィードバックループの形成が継続する。フィードバックトランジスタ４３は、第２容量素子Ｃ２とともにＲＣフィルタ回路を構成する。フィードバック制御線Ｆｉの電圧レベルの降下によってフィードバックトランジスタ４３の抵抗成分が増加すると、フィードバックトランジスタ４３の帯域が狭くなる。したがって、フィードバックトランジスタ４３を介して電荷蓄積ノードＦＤに帰還される信号の周波数範囲が狭くなる。
フィードバックトランジスタ４３の動作帯域が信号検出トランジスタ４４の動作帯域よりも狭い状態においてフィードバックトランジスタ４３をオフとすることにより、フィードバックトランジスタ４３のオフに伴って発生するｋＴＣノイズをフィードバック回路３０Ａによって１／（１＋Ａ＊Ｂ）１／２倍に抑制することができる。
さらに、図３を参照して説明した回路構成では、ノードＲＤに第２容量素子Ｃ２が接続されている。したがって、第２容量素子Ｃ２の容量値をＣｓとすると、フィードバックトランジスタ４３のオフに伴って発生するｋＴＣノイズは、帰還がない場合と比較して（Ｃｆ／Ｃｓ）１／２倍になる。フィードバックトランジスタ４３のオフ後に電荷蓄積ノードＦＤに残存するｋＴＣノイズは、第１リセットトランジスタ４１のオフに由来するｋＴＣノイズと、フィードバックトランジスタ４３のオフに由来するｋＴＣノイズとの二乗和である。これらのことから、結局、電荷蓄積ノードＦＤに残存するｋＴＣノイズは、帰還がない場合と比較して、［１＋（（１＋Ａ＊Ｂ）＊Ｃｆ／Ｃｓ）］１／２／（１＋Ａ＊Ｂ）倍となる。
このように、フィードバックトランジスタ４３の動作帯域が信号検出トランジスタ４４の動作帯域よりも狭い状態においてフィードバックトランジスタ４３をオフとしているので、電荷蓄積ノードＦＤに残存するトータルのｋＴＣノイズを低減することが可能である。上記の式からわかるように、第２容量素子Ｃ２の容量値を第１容量素子Ｃ１の容量値よりも大きくすることにより、ｋＴＣノイズをより効果的に低減できる。フィードバック制御線Ｆｉの電位は、第２リセットトランジスタ４２のオフの場合と同様に、ハイレベルからローレベルに向けて連続的に低下させてもよいし、段階的に低下させてもよい。
電荷蓄積ノードＦＤのリセット後、アドレストランジスタ４６をオンと（時刻ｔ４）する。アドレストランジスタ４６がオンとされることにより、各画素１０Ａから、電荷蓄積ノードＦＤの電位に対応した信号が信号検出回路３３によって出力信号線Ｓｊに読み出される。このとき、電源線６０は、各画素１０Ａに電源電圧ＶＤＤを供給する。
このときに読み出される信号は、リセットレベルに対応した基準レベルの信号である。図４中、破線の楕円および矢印により示すように、信号の読み出しは、複数の画素１０Ａの行単位で順次に実行される。基準レベルの信号の読み出し後、アドレストランジスタ４６は、オフとされる。
図４からわかるように、この例では、電荷蓄積期間中に各画素１０Ａからの信号の読み出しを実行している。本開示の実施形態によれば、転送トランジスタ４０を介して電荷蓄積ノードＦＤを光電変換部２０に電気的に接続しているので、ノードＴＤへの信号電荷の蓄積と並行して、電荷蓄積ノードＦＤの電位に対応した信号の読み出しが可能である。
所定の時間の経過後、転送制御線Ｔｉの電圧レベルをハイレベルとして、転送トランジスタ４０をオンとする（時刻ｔ５）。転送トランジスタ４０のオンにより、転送トランジスタ４０のオンまでにノードＴＤに蓄積された電荷、すなわち、信号電荷が電荷蓄積ノードＦＤに転送される。その後、転送制御線Ｔｉの電圧レベルを再びローレベルとして転送トランジスタ４０をオフとする（時刻ｔ６）。図４に模式的に示すように、光電変換部２０のリセットから転送トランジスタ４０をオフするまでの期間が、この例における露光期間、すなわち、電荷蓄積期間である。ここでは、転送トランジスタ４０のオンおよびオフのタイミングは、複数の画素１０Ａの全ての行で共通である。つまり、電荷蓄積期間の開始および終了が全ての画素１０Ａの間で共通であり、グローバルシャッタが実現されている。
信号電荷を電荷蓄積ノードＦＤに転送した後、アドレストランジスタ４６をオンとすることにより（時刻ｔ７）、電荷蓄積ノードＦＤに転送された電荷の量に対応した信号を読み出す。このときの信号の読み出しは、複数の画素１０Ａの行単位で実行される。このときに読み出された信号と、基準レベルの信号との差分を算出することにより、画像信号を得ることができる。
全ての行についての信号の読み出しの終了後、すなわち、最終行のアドレストランジスタ４６のオフ後、第２リセットトランジスタ４２および転送トランジスタ４０を再びオンとして、上述の手順により、光電変換部２０をリセットする（時刻ｔ８）。光電変換部２０のリセットの完了の時点から、２フレーム目の電荷蓄積期間が開始する。図４に示すように、全ての行について共通のタイミングで光電変換部２０のリセットを実行することにより、全ての画素１０Ａの間で電荷蓄積期間の開始を揃えることができる。
次に、第１リセットトランジスタ４１およびフィードバックトランジスタ４３をオンとして（時刻ｔ９）、上述の手順により、電荷蓄積ノードＦＤをリセットする。電荷蓄積ノードＦＤのリセットは、全ての行について共通のタイミングで実行可能である。電荷蓄積ノードＦＤのリセット後、換言すれば、フィードバックトランジスタ４３のオフ後、アドレストランジスタ４６をオンとすることにより（時刻ｔ１０）、２フレーム目のリセットレベルに対応した、基準レベルの信号が読み出される。基準レベルの信号の読み出しは、転送トランジスタ４０が次に再びオンとされるまでの期間内に最終行の信号の読み出しを終了できる限りにおいて、任意のタイミングで実行可能である。
その後、所定のタイミングで転送トランジスタ４０をオンとすることにより、ノードＴＤに蓄積された電荷を電荷蓄積ノードＦＤに転送する。転送トランジスタ４０のオフにより、２フレーム目の電荷蓄積期間が終了する（時刻ｔ１１）。その後の信号の読み出し動作は、１番目のフレームにおける読み出し動作と同様であり、以後、上述の手順が繰り返される。
以上からわかるように、ここでは、信号の読み出しが行単位で順次に実行されることに対して、第２リセットトランジスタ４２のオフのタイミングと、転送トランジスタ４０のオフのタイミングとは、全ての画素１０Ａにおいて共通とされている。すなわち、電荷蓄積期間の開始および終了が全ての画素１０Ａの間で揃っており、グローバルシャッタが実現されている。
本開示の実施形態では、電荷蓄積ノードＦＤと光電変換部２０との間に転送トランジスタ４０が介在されている。つまり、転送トランジスタ４０がオフとされた状態では、ノードＴＤと電荷蓄積ノードＦＤとが電気的に分離されている。したがって、ノードＴＤへの電荷の蓄積と並行して、電荷蓄積ノードＦＤのリセットおよび基準レベルの信号の読み出しを実行可能である。換言すれば、電荷蓄積ノードＦＤのリセットおよび基準レベルの信号の読み出しのための期間を電荷蓄積期間にオーバーラップさせることができる。したがって、電荷蓄積ノードＦＤのリセットおよび信号の読み出しの期間を確保するために別途に非露光期間を設ける必要がなく、電荷の蓄積に寄与しない期間を縮小してフレームレートを向上させることができる。あるいは、露光期間を拡大することができる。
さらに、図３に例示した構成によれば、フィードバック回路３０Ａは、光電変換部２０および電荷蓄積ノードＦＤのそれぞれに独立して接続される第１の初期化回路３１Ａおよび第２の初期化回路３２Ａを含む。これらの初期化回路は、帰還を利用して光電変換部２０および電荷蓄積ノードＦＤのそれぞれの電位をリセットする。したがって、電荷蓄積ノードＦＤに残存するｋＴＣノイズを低減し得る。
なお、図３に例示する回路構成によれば、第１リセットトランジスタ４１およびフィードバックトランジスタ４３のゲート電圧を適切に制御することにより、感度の異なる２つの動作モードを切り替えることが可能である。図４を参照して説明した動作例は、比較的高い感度で撮像が可能な第１のモードでの動作である。以下に説明する第２のモードは、比較的低い感度で撮像が可能な、高照度のもとでの撮像に適したモードである。
第２のモードで動作させるには、図４を参照して説明した各制御線の電圧の制御において、第１リセット制御線Ｕｉの電位をハイレベルに固定し、第１リセットトランジスタ４１をオン状態に固定すればよい。第１リセットトランジスタ４１をオン状態に固定することにより、比較的大きな容量値を有する第２容量素子Ｃ２が電荷蓄積ノードＦＤに接続された状態となり、電荷蓄積ノードＦＤ全体の容量値が大きくなる。したがって、より多くの電荷を蓄積できるようになる。
第２のモードでは、フィードバックトランジスタ４３のオンおよびオフにより、信号検出トランジスタ４４の出力を電荷蓄積ノードＦＤに帰還させるフィードバックループの形成および解消が制御される。つまり、第２のモードでは、フィードバックトランジスタ４３がリセットトランジスタとして機能し得る。図４を参照して説明したように、フィードバック制御線Ｆｉの電位を、フィードバックトランジスタ４３のしきい値電圧を跨ぐようにハイレベルからローレベルに徐々に変化させることにより、フィードバックトランジスタ４３のオフに伴って発生するｋＴＣノイズの影響を低減することができる。なお、比較的低い感度のもとでは、信号電荷の蓄積領域全体の容量が大きいことが要求される反面、ノイズが画質に与える影響は小さい。
上述の第１のモードでは、第２容量素子Ｃ２が電荷蓄積ノードＦＤに直接に接続されず、第１容量素子Ｃ１を介して電荷蓄積ノードＦＤに接続されている。そのため、第２容量素子Ｃ２が比較的大きな容量値を有していても、第１容量素子Ｃ１の容量値を小さくすることによってＳＮ比の低下を回避することができる。容量値の比（Ｃｃ／Ｃｓ）は、例えば、１／１０程度であり得る。
図３に例示するような回路構成によれば、このように、第１リセットトランジスタ４１をゲイン切替え用のトランジスタとしても機能させ得る。このようなモード切り替えの詳細は、特開２０１７－０４６３３３号公報に説明されている。参考のために、特開２０１７－０４６３３３号公報の開示内容の全てを本明細書に援用する。
（画素１０のデバイス構造の一例）
ここで、画素１０のデバイス構造の一例を説明する。図５は、光電変換部２０として、画素電極２２、光電変換層２４および対向電極２６を含む積層構造を有する画素１０Ｂのデバイス構造を模式的に示す。画素１０Ｂは、上述の画素１０Ａと同様に、図１および図２に示す画素１０の一例である。
図５に例示する構成において、画素１０Ｂは、半導体基板９０と、半導体基板９０を覆う層間絶縁層７０と、層間絶縁層７０に支持された光電変換部２０Ｂとを含む。光電変換部２０Ｂは、層間絶縁層７０に支持された画素電極２２と、画素電極２２上の光電変換層２４と、光電変換層２４を覆う対向電極２６とを有する。
画素電極２２は、画素１０Ｂごとに設けられ、隣接する他の画素１０Ｂの画素電極２２との間で空間的に分離されることにより、他の画素１０Ｂの画素電極２２から電気的に分離される。画素電極２２は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。光電変換層２４は、有機材料またはアモルファスシリコンなどの無機材料から形成され、光電変換により、正および負の電荷、例えば、正孔－電子対を生成する。典型的には、光電変換層２４は、複数の画素１０Ｂにわたって形成される。光電変換層２４は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。対向電極２６は、ＩＴＯなどの透明な導電性材料から形成される電極であり、光電変換層２４の２つの主面のうち、光が入射する側に配置される。典型的には、対向電極２６は、光電変換層２４と同様に複数の画素１０Ｂにわたって形成される。
半導体基板９０は、各画素１０Ｂに複数の不純物領域を含む。図５では、簡単のため、これらの不純物領域のうちの２つ不純物領域９０ａおよび９０ｂを示している。図示する例において、不純物領域９０ａおよび９０ｂの一方は、転送トランジスタ４０のドレイン領域として機能し、他方は、ソース領域として機能する。図５では、転送トランジスタ４０以外のトランジスタの図示が省略されているが、第１の初期化回路３１、第２の初期化回路３２および信号検出回路３３に含まれる種々のトランジスタも半導体基板９０上に形成され得る。半導体基板９０には、隣接する他の画素１０Ｂに形成された素子との間の電気的な分離のための素子分離領域９２も設けられる。なお、半導体基板９０は、その全体が半導体である基板に限定されず、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。
層間絶縁層７０は、典型的には、複数層の二酸化シリコン層を含む絶縁構造である。図５に模式的に示すように、層間絶縁層７０中には、光電変換部２０Ｂの画素電極２２と、半導体基板９０上の回路とを電気的に接続する導電構造７２が設けられる。この例では、画素電極２２と、転送トランジスタ４０のソース領域またはドレイン領域としての不純物領域９０ａとが、導電構造７２を介して互いに電気的に接続されている。
図５では図示が省略されているが、対向電極２６には、不図示の電源線が接続される。撮像装置１００の動作時、不図示の電源線を介して対向電極２６に所定の電圧が印加されることにより、対向電極２６と画素電極２２との間に、１０Ｖ程度の電位差が印加される。これにより、光電変換部２０Ｂによって生成された正および負の電荷のうちの一方を信号電荷として画素電極２２によって収集することができる。例えば、画素電極２２に対して対向電極２６を高電位とすることにより、画素電極２２によって正の電荷を収集し、ノードＴＤに信号電荷として正孔を蓄積することができる。もちろん、信号電荷として電子を利用してもよい。
画素電極２２、導電構造７２および不純物領域９０ａは、光電変換部２０Ｂによって生成された信号電荷を一時的に保持する機能を有する。不純物領域９０ａは、ノードＴＤの一部を構成する。他方、不純物領域９０ｂは、電荷蓄積ノードＦＤの一部を構成する。
（変形例）
光電変換部２０の具体的な構成は、図５に示す例に限定されない。図６は、フォトダイオード２０Ｃを有する画素１０Ｃの回路構成を示す図である。図６に例示するように、光電変換部２０としてフォトダイオードを適用することももちろん可能である。
図７は、画素１０の他の例示的な回路構成を示す図である。図３を参照して説明した画素１０Ａと比較して、図７に示す画素１０Ｄは、フィードバック回路３０Ａに代えて、フィードバック回路３０Ｄを有する。フィードバック回路３０Ｄは、第１の初期化回路３１Ｄを含む。
第１の初期化回路３１Ｄと、図３の第１の初期化回路３１Ａとの間の主な相違点は、第１の初期化回路３１Ｄでは、第１リセットトランジスタ４１のソースおよびドレインのうち、電荷蓄積ノードＦＤに接続されていない側が、ノードＳＤではなくフィードバック線５０に接続されている点である。換言すれば、第１の初期化回路３１Ｄでは、第１リセットトランジスタ４１のソースおよびドレインのうち、電荷蓄積ノードＦＤに接続されていない側は、信号検出トランジスタ４４のソースに電気的に接続されている。
なお、図７に例示する構成において、フィードバックトランジスタ４３は、フィードバック線５０と、電荷蓄積ノードＦＤとの間に接続されている。換言すれば、フィードバックトランジスタ４３は、信号検出トランジスタ４４のソースと、電荷蓄積ノードＦＤとの間に接続されている。フィードバックトランジスタ４３と、電荷蓄積ノードＦＤとの間に第１容量素子Ｃ１が接続される点は、図３に示す第１の初期化回路３１Ａと同じである。第２容量素子Ｃ２の一方の電極は、フィードバックトランジスタ４３と第１容量素子Ｃ１との間のノードＳＤに接続される。
図７に示す画素１０Ｄの回路構成では、第１リセットトランジスタ４１をゲイン切り替え用のトランジスタとして利用できない。そのため、上述の第１のモードと第２のモードとの間の切り替えは行えない。しかしながら、第１リセットトランジスタ４１のソースおよびドレインのうち、電荷蓄積ノードＦＤに接続されていない側をフィードバック線５０に直接に接続するので、第１リセットトランジスタ４１の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。
画素１０Ｄに含まれる各トランジスタの動作タイミングは、図４を参照して説明した例と同様であり得る。図７に示す回路構成によっても、電荷蓄積ノードＦＤのリセットと信号の読み出しとをノードＴＤへの電荷の蓄積と並行して実行可能であるので、非露光期間を短縮して、露光期間を拡大することが可能である。
図８は、図７に示す画素１０Ｄを有する撮像装置の動作の他の一例を説明するためのタイミングチャートである。図８に示すように、この例では、第２リセット制御線Ｖｉの電圧レベルをローレベルに固定する。つまり、第２リセットトランジスタ４２をオフ状態に固定して撮像を実行する。
まず、第２リセットトランジスタ４２およびアドレストランジスタ４６がオフとされた状態で転送トランジスタ４０がオンとされる（時刻ｔ３１）。さらに、このとき、第１リセットトランジスタ４１およびフィードバックトランジスタ４３もオンとする。第１リセットトランジスタ４１およびフィードバックトランジスタ４３のオンにより、信号検出トランジスタ４４の出力を電荷蓄積ノードＦＤに帰還させるフィードバックループが形成される。ここでは、転送トランジスタ４０がオンの状態であるので、電荷蓄積ノードＦＤとともにノードＴＤの電位も所定の電位に収束する。つまり、電荷蓄積ノードＦＤおよびノードＴＤが一括してリセットされる。第１リセットトランジスタ４１およびフィードバックトランジスタ４３のオンのタイミングは、転送トランジスタ４０のオンのタイミングと同時であってもよいし、転送トランジスタ４０をオンした後であってもよい。
第１リセットトランジスタ４１およびフィードバックトランジスタ４３のオン後、図４を参照して説明した動作例と同様にして、第１リセットトランジスタ４１およびフィードバックトランジスタ４３を順次オフとする。図４を参照しながら説明したように、フィードバック制御線Ｆｉの電位をハイレベルからローレベルに徐々に変化させてフィードバックトランジスタ４３をオフとすることにより（時刻ｔ３２）、電荷蓄積ノードＦＤおよびノードＴＤに残存するｋＴＣノイズを低減することができる。
フィードバックトランジスタ４３のオフ後、時間をあけずに、各行のアドレストランジスタ４６を順次にオンとし、リセットレベルに対応した基準レベルの信号の読み出しを実行する。図８に示すように、露光期間、すなわち、信号電荷の蓄積の期間は、フィードバックトランジスタ４３のオフのタイミングから開始する。信号電荷は、電荷蓄積ノードＦＤおよびノードＴＤに蓄積される。図８からわかるように、この例では、各行の信号の読み出しの間にも信号電荷の蓄積は、継続している。ただし、基準レベルの信号の読み出しに要する時間は短時間であるので、信号電荷の蓄積の継続は、基準レベルの信号に実質的にほとんど影響を与えない。露光期間の長さが例えば３３ミリ秒程度であることに対して、第０行の信号の読み出しから最終行の信号の読み出しの終了に要する時間は、例えば６ミリ秒程度であり得る。
所定の時間の経過後、転送トランジスタ４０をオフする（時刻ｔ３３）。転送トランジスタ４０のオフにより、露光期間に蓄積された信号電荷のうち、図７中に容量素子Ｃｔｄの形で表現された容量の容量値と、図７中に容量素子Ｃｆｄの形で表現された容量の容量値との間の比に応じた量の電荷が電荷蓄積ノードＦＤに分配される。転送トランジスタ４０のオフにより、電荷蓄積ノードＦＤとノードＴＤとが電気的に分離されるので、光電変換部２０にさらに電荷が生成されても、電荷蓄積ノードＦＤに蓄積された信号電荷の量は、光電変換の影響を受けずに保存される。つまり、転送トランジスタ４０のオフのタイミングが、この例における電荷蓄積期間の終了に相当する。
転送トランジスタ４０のオフ後、各行のアドレストランジスタ４６を順次にオンとし（時刻ｔ３４）、画素アレイＰＡの各行から順次に信号を読み出す。転送トランジスタ４０のオフから最初の行のアドレストランジスタ４６のオンまでの間隔は、任意であり、所望のタイミングで行単位の信号の読み出しを実行し得る。このときに読み出された信号と、基準レベルの信号との差分を算出することにより、画像信号を得ることができる。その後のフレームにおける動作は、上述した動作の繰り返しであり得る。
図８に示す動作例によれば、信号電荷の蓄積と並行して信号の読み出しを実行することはできないが、第２リセットトランジスタ４２のオンおよびオフが実行されないので、第２リセットトランジスタ４２のオフに起因するｋＴＣノイズの発生がない。したがって、トータルのｋＴＣノイズを低減できるという利点が得られる。なお、転送トランジスタ４０のオンおよびオフのタイミングを行単位でずらして行ごとに信号電荷のリセットと信号の読み出しとを実行することにより、第２リセットトランジスタ４２のオフに起因するｋＴＣノイズの影響を受けないローリングシャッタ動作を実行することが可能である。
図９は、画素１０のさらに他の例示的な回路構成を示す。図９に示す画素１０Ｅは、信号検出回路３３に加えて信号検出回路３３ｂをさらに含むフィードバック回路３０Ｅを有する。
図７と図９とを比較すればわかるように、図９に示すフィードバック回路３０Ｅは、図７に示すフィードバック回路３０Ｄ中の第２の初期化回路３２Ａに代えて、第２の初期化回路３２Ｅおよび信号検出回路３３ｂを有する。
図９に示す例において、第２の初期化回路３２Ｅは、電荷蓄積ノードＦＤに接続された第１の初期化回路３１Ｄと同様の回路構成を有する。すなわち、第２の初期化回路３２Ｅは、第１容量素子Ｃ１ｂと、第２容量素子Ｃ２ｂと、ソースおよびドレインの一方がノードＴＤに接続された第２リセットトランジスタ４５と、ソースおよびドレインの一方が第１容量素子Ｃ１ｂを介してノードＴＤに接続されたフィードバックトランジスタ４７とを含む。
第１の初期化回路３１Ｄにおける第２容量素子Ｃ２と同様に、第２容量素子Ｃ２ｂの一方の電極は、フィードバックトランジスタ４７と第１容量素子Ｃ１ｂとの間のノードＳＤｂに接続される。第２容量素子Ｃ２ｂの他方の電極には、第１の初期化回路３１Ｄの第２容量素子Ｃ２に接続された不図示の制御線が接続され得る。すなわち、撮像装置１００の動作時、第２容量素子Ｃ２ｂの他方の電極には、第２容量素子Ｃ２の電極のうち、ノードＳＤに接続されていない側の電極に供給される電圧と共通の電圧が印加され得る。また、第２容量素子Ｃ２ｂは、第１の初期化回路３１Ｄにおける第２容量素子Ｃ２と同様に、典型的には、第１容量素子Ｃ１ｂよりも大きな容量値を有する。
図９に示すように、第２リセットトランジスタ４５のゲートおよびフィードバックトランジスタ４７のゲートには、それぞれ、第２リセット制御線Ｖｂｉおよびフィードバック制御線Ｆｂｉが接続される。第２リセット制御線Ｖｂｉおよびフィードバック制御線Ｆｂｉは、例えば、行走査回路８０に接続され、行走査回路８０によって第２リセットトランジスタ４５およびフィードバックトランジスタ４７のオンおよびオフが制御される。
信号検出回路３３ｂは、上述の信号検出回路３３と同様の構成を有し、ソースが出力信号線Ｓｊに接続されたアドレストランジスタ４６ｂと、ドレインおよびソースがそれぞれ電源線６０およびアドレストランジスタ４６ｂに接続された信号検出トランジスタ４４ｂとを含む。図示するように、信号検出トランジスタ４４ｂのゲートは、ノードＴＤに接続される。したがって、信号検出トランジスタ４４ｂからは、ノードＴＤに蓄積された電荷の量に対応する信号が出力される。
アドレストランジスタ４６ｂのゲートには、行制御線Ｒｂｉが接続される。行制御線Ｒｂｉは、信号検出回路３３のアドレストランジスタ４６に接続された行制御線Ｒｉとは独立した信号線である。したがって、画素１０Ｅは、アドレストランジスタ４６のオンおよびオフと、アドレストランジスタ４６ｂのオンおよびオフとを独立に制御可能に構成されている。行制御線Ｒｂｉは、例えば行走査回路８０に接続され、その電位は、行走査回路８０によって制御され得る。
第２リセットトランジスタ４５のソースおよびドレインのうちノードＴＤに接続されていない側、および、フィードバックトランジスタ４７のソースおよびドレインのうちノードＳＤｂに接続されていない側は、信号検出トランジスタ４４ｂのソースに接続されたフィードバック線５０ｂに接続される。第２リセットトランジスタ４５およびアドレストランジスタ４６ｂをオンとすることにより、信号検出トランジスタ４４ｂから出力される信号の全部または一部を第２リセットトランジスタ４５のソースおよびドレインのうちノードＴＤに接続されていない側に電気的に帰還させるフィードバックループを形成することができる。つまり、フィードバック回路３０Ｅは、第１の初期化回路３１Ｄの信号検出トランジスタ４４の出力を電気的に帰還させるフィードバックループに加えて、第２の初期化回路３２Ｅの信号検出トランジスタ４４ｂの出力を電気的に帰還させるフィードバックループをも含む。上述の第２リセットトランジスタ４２と同様に、第２の初期化回路３２Ｅの第２リセットトランジスタ４５は、光電変換部２０をリセットする機能を有する。
図９に例示する回路構成によれば、電荷蓄積ノードＦＤとノードＴＤとのそれぞれに、信号検出回路を含む初期化回路が接続されているので、それぞれのノードについて独立にフィードバックループを形成および解消することが可能である。したがって、それぞれのノードについて独立にリセットおよび帰還を利用したノイズキャンセルを実行できる。光電変換部２０に接続された第２の初期化回路３２Ｅの回路構成として、第１の初期化回路３１Ｄと同様に、フィードバックトランジスタ４７、第１容量素子Ｃ１ｂおよび第２容量素子Ｃ２ｂを含む回路構成を採用することにより、ノードＴＤに残存するノイズをより効果的に低減し得る。
撮像の動作としては、例えば、転送トランジスタ４０をオフとした状態でノードＴＤに信号電荷を蓄積した後、複数の画素１０Ｅの全ての行の転送トランジスタ４０をオンとする。これにより、あるフレームにノードＴＤに蓄積された信号電荷がノードＦＤに転送される。その後再び全ての行の転送トランジスタ４０をオフすることにより、ノードＴＤとノードＦＤとが電気的に分離され、そのフレームに関する露光期間が終了する。
ここで、図９の構成によれば、ノードＴＤとノードＦＤとが電気的に分離された状態であるので、ノードＦＤに転送された電荷量、換言すれば、被写体の像に関する情報を保持しながら、第２の初期化回路３２Ｅによって各行のノードＴＤをリセットすることができる。第２リセット制御線Ｖｂｉおよびフィードバック制御線Ｆｂｉに対して、第１リセット制御線Ｕｉおよびフィードバック制御線Ｆｉにおける電圧制御と同様の制御を光電変換部２０のリセットのタイミングで実行することにより、ノードＦＤに対するリセットおよびノイズキャンセルと同様にして、ノードＴＤの電位のリセットと、ノイズキャンセルとを実行することができる。
ノードＴＤのリセットは、全行同時に実行可能であり、ノードＴＤのリセットの終了により、ノードＴＤへの信号電荷の蓄積を開始することができる。換言すれば、次のフレームの露光を開始できる。この例では、転送トランジスタ４０のオン、すなわち、ノードＦＤへの信号電荷の転送のタイミングと、ノードＴＤのリセットのタイミングとは、全ての行の間で共通している。つまり、グローバルシャッタが実現している。
その後、適当なタイミングで、電荷蓄積ノードＦＤに転送された信号電荷、すなわち各行の画素１０Ｅの信号を、行走査駆動により順次に読み出す。信号電荷の読み出しの期間にもノードＴＤへの信号電荷の蓄積は、継続する。なお、ノードＴＤのリセットのタイミングは、任意に設定可能であり、ノードＴＤのリセットのタイミングによって露光期間の長さを調整可能である。ある行に属する画素１０Ｅの信号の読み出しと、他のある行に属する画素１０Ｅの信号の読み出しとの間に、全行のノードＴＤのリセットを実行してもよい。
なお、図３に示す第１の初期化回路３１Ａにおける第１リセットトランジスタ４１と同様に、第１リセットトランジスタ４１のソースおよびドレインのうち電荷蓄積ノードＦＤに接続されていない側をノードＳＤに接続し、第１リセットトランジスタ４１と第１容量素子Ｃ１とを電気的に並列としてもよい。第２の初期化回路３２Ｅ中の第２リセットトランジスタ４５のソースおよびドレインのうちノードＴＤに接続されていない側をノードＳＤｂに接続してもよい。
図１０は、画素１０のさらに他の例示的な回路構成を示す。図７を参照して説明した画素１０Ｄと比較して、図１０に示す画素１０Ｆは、第２リセットトランジスタ４２のソースおよびドレインのうち、光電変換部２０に接続された側と、転送トランジスタ４０との間に接続されたバッファ回路５２をさらに有する。
本明細書において、「バッファ回路」は、１以上のバッファを含む回路を意味する。バッファ回路を構成する個々のバッファの例は、トランジスタまたは反転増幅器を用いたインバータ（Inverting Buffer）である。もちろん、バッファの具体的な回路構成は、インバータに限定されず、ソースフォロア、エミッタフォロア、オペアンプを利用した電圧フォロアなどもバッファ回路のバッファとして用い得る。
光電変換部２０と、転送トランジスタ４０との間にバッファ回路５２を介在させることにより、ＳＮ比向上の効果が得られ、ノイズの影響を相対的に低減させることが可能である。結果として、転送トランジスタ４０のオフに伴って発生するｋＴＣノイズの影響が低減される。このように、転送トランジスタ４０と、転送トランジスタ４０の前段の回路との間にバッファ回路５２を接続してもよい。
上述の各例におけるトランジスタの各々は、ＰチャンネルＭＯＳであってもよい。なお、各画素に含まれるトランジスタの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要はない。また、これらのトランジスタとして、電界効果トランジスタのほか、バイポーラトランジスタも用い得る。なお、ソースおよびドレインの一方は、ソースおよびドレインのうち選択された一方を意味する。ソースおよびドレインの他方は、ソースおよびドレインのうち先に選択されなかった方を意味する。また、トランジスタとしてバイポーラトランジスタを用いる場合には、本明細書における「ソース」、「ドレイン」、「ゲート」は、それぞれ「エミッタ」、「コレクタ」、「ベース」を意味する。
本開示の撮像装置は、例えばイメージセンサなどに適用可能である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。車両搭載用カメラは、例えば、車両が安全に走行するための、制御装置に対する入力として利用され得る。あるいは、車両が安全に走行するための、オペレータの支援に利用され得る。
１０、１０Ａ～１０Ｅ 画素
２０ 光電変換部
３０、３０Ａ、３０Ｄ、３０Ｅ フィードバック回路
３１、３１Ａ、３１Ｄ 第１の初期化回路
３２、３２Ａ、３２Ｅ 第２の初期化回路
３３、３３ｂ 信号検出回路
４０ 転送トランジスタ
４１ 第１リセットトランジスタ
４２、４５ 第２リセットトランジスタ
４３、４７ フィードバックトランジスタ
４４、４４ｂ 信号検出トランジスタ
４６、４６ｂ アドレストランジスタ
５０、５０ｂ フィードバック線
５２ バッファ回路
６０ 電源線
９０ 半導体基板
１００ 撮像装置
Ｃ１、Ｃ１ｂ 第１容量素子
Ｃ２、Ｃ２ｂ 第２容量素子
ＦＤ 電荷蓄積ノード
ＲＤ、ＳＤ、ＳＤｂ、ＴＤ ノード

Claims (9)

  1. 光を電荷に変換する光電変換部と、
    転送トランジスタと、
    前記転送トランジスタを介して前記光電変換部に電気的に接続される電荷蓄積ノードと、
    前記電荷蓄積ノードにゲートが電気的に接続された第１信号検出トランジスタと、
    前記電荷蓄積ノードにソースおよびドレインの一方が電気的に接続された第１リセットトランジスタと、
    前記光電変換部にソースおよびドレインの一方が電気的に接続された第２リセットトランジスタと
    を備え、
    前記第１信号検出トランジスタのソースおよびドレインの一方は、前記第１リセットトランジスタのソースおよびドレインの他方、および、前記第２リセットトランジスタのソースおよびドレインの他方に電気的に接続されている、
    撮像装置。
  2. 前記第１信号検出トランジスタが出力する信号の全部または一部は、前記第１リセットトランジスタのソースおよびドレインの前記他方、および、前記第２リセットトランジスタのソースおよびドレインの前記他方に帰還される、請求項１に記載の撮像装置。
  3. 前記第１信号検出トランジスタのソースおよびドレインの前記一方と前記第１リセットトランジスタのソースおよびドレインの前記他方との間に電気的に接続されたフィードバックトランジスタと、
    前記電荷蓄積ノードに一端が電気的に接続され、前記第１リセットトランジスタのソースおよびドレインの前記他方に他端が電気的に接続された第１容量素子と、
    一端が前記フィードバックトランジスタと前記第１リセットトランジスタのソースおよびドレインの前記他方との間のノードに電気的に接続された第２容量素子と
    をさらに備える、請求項１または２に記載の撮像装置。
  4. 前記第１信号検出トランジスタのソースおよびドレインの前記一方にソースおよびドレインの一方が電気的に接続されたフィードバックトランジスタと、
    前記フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、前記電荷蓄積ノードに他端が電気的に接続された第１容量素子と、
    一端が前記フィードバックトランジスタと前記第１容量素子との間のノードに電気的に接続された第２容量素子と
    をさらに備える、請求項１または２に記載の撮像装置。
  5. 入射光を電荷に変換する光電変換部と、
    転送トランジスタと、
    前記転送トランジスタを介して前記光電変換部に電気的に接続される電荷蓄積ノードと、
    前記電荷蓄積ノードにゲートが電気的に接続された第１信号検出トランジスタと、
    前記光電変換部にゲートが電気的に接続された第２信号検出トランジスタと、
    前記電荷蓄積ノードにソースおよびドレインの一方が電気的に接続された第１リセットトランジスタと、
    前記光電変換部にソースおよびドレインの一方が電気的に接続された第２リセットトランジスタと
    を備え、
    前記第１信号検出トランジスタのソースおよびドレインの一方は、前記第１リセットトランジスタのソースおよびドレインの他方に電気的に接続され、
    前記第２信号検出トランジスタのソースおよびドレインの一方は、前記第２リセットトランジスタのソースおよびドレインの他方に電気的に接続されている、
    撮像装置。
  6. 前記第１信号検出トランジスタが出力する信号の全部または一部は、前記第１リセットトランジスタのソースおよびドレインの前記他方に帰還され、
    前記第２信号検出トランジスタが出力する信号の全部または一部は、前記第２リセットトランジスタのソースおよびドレインの前記他方に帰還される、請求項５に記載の撮像装置。
  7. 前記第１信号検出トランジスタのソースおよびドレインの前記一方にソースおよびドレインの一方が電気的に接続された第１フィードバックトランジスタと、
    前記第１フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、前記電荷蓄積ノードに他端が電気的に接続された第１容量素子と、
    一端が前記第１フィードバックトランジスタと前記第１容量素子との間のノードに電気的に接続された第２容量素子と
    をさらに備える、請求項５または６に記載の撮像装置。
  8. 前記第２信号検出トランジスタのソースおよびドレインの前記一方にソースおよびドレインの一方が電気的に接続された第２フィードバックトランジスタと、
    前記第２フィードバックトランジスタのソースおよびドレインの他方に一端が電気的に接続され、前記第２リセットトランジスタのソースおよびドレインの前記一方に他端が電気的に接続された第３容量素子と、
    一端が前記第２フィードバックトランジスタと前記第３容量素子との間のノードに電気的に接続された第４容量素子と
    をさらに備える、請求項５から７のいずれか１項に記載の撮像装置。
  9. 前記第２リセットトランジスタのソースおよびドレインの前記一方と、前記転送トランジスタとの間に電気的に接続されたバッファ回路をさらに備える、請求項１から８のいずれか１項に記載の撮像装置。
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